[发明专利]第四代双倍数据率内存的输入输出驱动器

权利要求书

1.一种第四代双倍数据率内存输入输出驱动器，包含：

一预驱动器，电性连接于一第一高电位端与一低电位端之间，用来提供一第一预驱动信号与一第二预驱动信号；

一上拉电路，包含：

一驱动PMOS晶体管，电性连接于一第二高电位端与一上拉电阻之间，用来于一传输模式下依据该第一预驱动信号以运作，其中该第二高电位端之电压不大于该第一高电位端之电压；以及

该上拉电阻，电性连接于该驱动PMOS晶体管与一输出垫之间；

以及

一下拉电路，包含：

一驱动NMOS晶体管，电性连接于该低电位端与一迭接NMOS晶体管之间，用来依据该第二预驱动信号以运作；

该迭接NMOS晶体管，电性连接于该驱动NMOS晶体管与一下拉电阻之间，用来依据一偏压以运作，其中该偏压不大于该第二高电位端之电压；以及

该下拉电阻，电性连接于该迭接NMOS晶体管与该输出垫之间。

2.如权利要求1所述的第四代双倍数据率内存输入输出驱动器，进一步包含：

一控制电路，电性连接该第一高电位端、一第三高电位端以及该低电位端，并且该控制电路电性连接于该预驱动器与该上拉电路之间，该控制电路用来于该传输模式下依据该第一预驱动信号输出一控制信号至该驱动PMOS晶体管，以及于一驻停模式下输出该第三高电位端之电压至该驱动PMOS晶体管，

其中该第三高电位端之电压高于该第二高电位端之电压。

3.如权利要求2所述的第四代双倍数据率内存输入输出驱动器，该控制电路包含：

一与非门，用来依据该第一预驱动信号与一致能信号输出一与非门信号；

一反相器，用来于该传输模式下依据该与非门信号输出该第一高电位端之电压与该低电位端之电压的其中之一给该驱动PMOS晶体管；以及

一开关，电性连接于该第三高电位端与该驱动PMOS晶体管之间，用来于该驻停模式下导通以输出该第三高电位端之电压给该驱动PMOS晶体管。

4.如权利要求2所述的第四代双倍数据率内存输入输出驱动器，进一步包含一伪电路，电性连接于该预驱动器与该下拉电路之间，该伪电路用来于该传输模式以及该驻停模式下依据该第二预驱动信号输出另一控制信号至该驱动NMOS晶体管。

5.一种第四代双倍数据率内存输入输出驱动器，包含：

一预驱动器，电性连接于一第一高电位端与一低电位端之间，用来提供一第一预驱动信号与一第二预驱动信号；

一上拉电路，包含：

一驱动PMOS晶体管，电性连接于一第二高电位端与一上拉电阻之间，用来于一传输模式下依据该第一预驱动信号以运作，其中该第二高电位端之电压不大于该第一高电位端之电压；以及

该上拉电阻，电性连接于该驱动PMOS晶体管与一输出垫之间；

以及

一下拉电路，包含：

一NMOS晶体管，电性连接于该低电位端与一驱动迭接NMOS晶体管之间，用来依据一致能信号以运作；

该驱动迭接NMOS晶体管，电性连接于该NMOS晶体管与一下拉电阻之间，用来依据该第二预驱动信号以运作；以及

该下拉电阻，电性连接于该驱动迭接NMOS晶体管与该输出垫之间。

6.如权利要求5所述的第四代双倍数据率内存输入输出驱动器，其中于该传输模式下该致能信号为该低电位端之电压，于一驻停模式下该致能信号为该第一高电位端之电压。