[发明专利]第四代双倍数据率内存的输入输出驱动器

说明书

本发明公开了第四代双倍数据率内存的输入输出驱动器，包含预驱动器、上拉电路与下拉电路。该预驱动器耦接于第一高电位端与低电位端之间，提供第一与第二预驱动信号。该上拉电路包含：驱动PMOS晶体管，耦接于第二高电位端与上拉电阻之间，依据该第一预驱动信号以运作，该第二高电位端之电压不大于该第一高电位端之电压；以及该上拉电阻，耦接于该驱动PMOS晶体管与输出垫之间。该下拉电路包含：驱动NMOS晶体管，耦接于该低电位端与迭接NMOS晶体管之间，依据该第二预驱动信号以运作；该迭接NMOS晶体管耦接于该驱动NMOS晶体管与下拉电阻之间，依据偏压以运作；以及该下拉电阻，耦接于该迭接NMOS晶体管与该输出垫之间。

技术领域

本发明是关于内存输入输出驱动器，尤其是关于第四代双倍数据率内存的输入输出驱动器。

背景技术

双倍数据率(Double Data Rate,DDR)内存广泛地应用于多种数字处理系统单芯片(system-on-a-chip,SOC)。如图1所示，SOC利用内建的DDR控制器110，经由DDR控制器110的DDR实体接口输入输出电路(DDR physical interface input/output circuit,DDR PHYI/O)112与DDR晶片(die)120进行数据传输。在第四代双倍数据率(DDR4)之规范下，DDR晶片120的高电位通常为1.2伏特；在第四代低功耗双倍数据率(LPDDR4)之规范下，DDR晶片120的高电位通常为1.1伏特；DDR PHY I/O 112之高电位通常会设为DDR晶片120的高电位。

图2显示图1之DDR PHY I/O 112的一已知电路。图2之DDR PHY I/O112包含一预驱动器210、一电位平移器220以及一输入输出驱动器230。预驱动器210工作于核心电源域(core power domain)，用来产生一预驱动信号Pre-p与一预驱动信号Pre-n，其中该核心电源域之高电位以V_DD表示。电位平移器220包含一电位平移电路222以及一伪电位平移电路224。电位平移电路222依据该高电位V_DD、一输入输出电源域(I/O power domain)之高电位V_DDQ、一接地电位GND以运作，从而将该核心电源域的该预驱动信号Pre-p转换为该输入输出电源域的一预驱动信号P12，其中输入输出电源域的高电位V_DDQ大于核心电源域之高电位V_DD；另外，电位平移电路222利用低压差稳压器(low dropout regulator,LDO)(未显示于图2)输出一偏压V_SSHI(V_SSHI＝V_DDQ-V_DD)。伪电位平移电路224依据该核心电源域之高电位V_DD以运作，并依据该预驱动信号Pre-n产生一预驱动信号N12。输入输出驱动器230包含一迭接PMOS电路232耦接于该高电位V_DDQ与一上拉电阻R_UP之间、一迭接NMOS电路234耦接于一下拉电阻R_DN与该接地电位GND之间、以及一输出垫236耦接于该上拉电阻R_UP与该下拉电阻R_DN之间。迭接PMOS电路232之二个串联的PMOS晶体管(未显示于图)分别依据该预驱动信号P12与该偏压V_SSHI以运作；迭接NMOS电路234之二个串联的NMOS晶体管(未显示于图)分别依据一偏压TIE10(V_DD)与该预驱动信号N12以运作。由上可知，为了应对该核心电源域与该输入输出电源域的差异，传统的DDR PHY I/O 112需要电位平移电路222来进行电位转换，并需要LDO来提供该偏压V_SSHI，从而传统的DDR PHY I/O 112之实作需要较大的电路面积；另外，迭接PMOS电路232虽可解决单一PMOS耐压较低的问题，但会降低输入输出驱动器230的带宽(bandwidth)。

发明内容

本发明之一目的在于提供一种第四代双倍数据率内存输入输出驱动器，以改善先前技术的问题。