[发明专利]QC-LDPC解码器、分层解码方法、存储设备及通信模组

说明书

本发明实施例提供了QC‑LDPC解码器、分层解码方法、存储设备及通信模组。所述种QC‑LDPC解码器包括：零矩阵监测电路，用于监测QC‑LCPC编码信息的校验矩阵的子矩阵是否为零矩阵；校验节点处理电路，用于在所述子矩阵不为零矩阵时，根据变量节点的变量信息，通过所述校验矩阵计算所述校验节点的校验信息；变量节点处理电路，用于在所述子矩阵不为零矩阵时，根据所述校验节点返回的校验信息，更新所述变量节点的变量信息；校验电路，用于在所述变量信息满足校验标准时，确定为解码信息；并且，在所述变量信息进行更新的次数超过预设阈值，仍不满足所述校验标准时，确定为解码失败。

技术领域

本发明涉及LDPC编码技术领域，特别是涉及一种QC-LDPC解码器、分层解码方法、存储设备及通信模组。

背景技术

低密度奇偶校验(Low-density parity-check，LDPC)码是一种前向纠错码。其采用迭代译码的方式，通过一个预先构造的稀疏校验矩阵进行编码。LDPC码虽然在性能上具有较大的优越性，但由于存在编译码实现方法的复杂度较高，难以在硬件电路上实现的缺陷而限制了其应用的范围。

为了克服LDPC码在应用上的阻碍，Marc PC Fossorier提出了一种准循环低密度奇偶校验(Quasi-Cyclic Low-density parity-check，QC-LDPC)码。其结合了结构性和随机性的特点，在具备LDPC码优越性能的同时很好的简化了编译码电路。

虽然上述QC-LDPC码的提出简化了编译码电路。但是受限于实际应用的情景(如QC-LDPC码的长度较长)，QC-LDPC译码器仍然存在芯片占用面积大、存储量需求多，内部连线复杂以及功耗高等难题。如何取得译码器在译码效率和资源消耗之间的折衷，以及更好的提高译码器的数据吞吐量等仍然是一个迫待解决的问题。

发明内容

本发明实施例主要解决的技术问题是提供一种QC-LDPC解码器、分层解码方法、存储设备及通信模组以提高QC-LDPC码的译码效率。

为解决上述技术问题，本发明实施例提供了一种QC-LDPC解码器。该QC-LDPC解码器包括：

零矩阵监测电路，用于监测QC-LDPC编码信息的校验矩阵的子矩阵是否为零矩阵；

校验节点处理电路，用于在所述子矩阵不为零矩阵时，根据变量节点的变量信息，通过所述校验矩阵计算所述校验节点的校验信息；

变量节点处理电路，用于在所述子矩阵不为零矩阵时，根据所述校验节点返回的校验信息，更新所述变量节点的变量信息；

校验电路，用于在所述变量信息满足校验标准时，确定为解码信息；并且，在所述变量信息进行更新的次数超过预设阈值，仍不满足所述校验标准时，确定为解码失败。

可选地，所述QC-LDPC编码信息的校验矩阵分为M层，M为正整数；所述QC-LDPC解码器用于对QC-LDPC编码信息进行从第1层至第M层的解码。

可选地，所述QC-LDPC解码器还包括延时电路；

所述延时电路设置在所述校验节点处理电路以及所述变量节点处理电路之间，用于形成所述校验节点处理电路进行第m层解码的执行时刻和所述变量节点处理电路进行第m+1层解码的执行时刻之间的延时，M≥m≥1，当m等于M时，m+1等于1。

可选地，所述校验电路与所述变量节点处理电路配对设置。

可选地，所述与所述变量节点处理电路配对设置的校验电路具体用于：校验所述变量节点处理电路输出的至少两层解码的变量信息。

可选地，所述配对设置的校验电路的数量多于所述变量节点处理电路的数量，每个校验电路与两个或者以上的变量节点处理电路对应。