[发明专利]FPGA逻辑代码的验证方法及装置

权利要求书

1.一种FPGA逻辑代码的验证方法，其特征在于，包括：

将待测FPGA逻辑代码与搭建好的UVM验证环境进行逻辑对接；

通过EDA工具，将所述待测FPGA逻辑代码集成至所述UVM验证环境中，得到UVM验证模块；

将编写的验证用例输入至所述UVM验证模块中，以完成对所述待测FPGA逻辑代码的验证。

2.根据权利要求1所述的方法，其特征在于，所述将待测FPGA逻辑代码与搭建好的UVM验证环境进行逻辑对接的步骤之前，所述方法还包括：

对所述待测FPGA逻辑代码进行UVM验证环境搭建，其中，所述UVM验证环境中的验证组件包含：激励源、预期组件、检测组件、对比组件。

3.根据权利要求1所述的方法，其特征在于，所述将待测FPGA逻辑代码与搭建好的UVM验证环境进行逻辑对接的步骤，包括：

将所述待测FPGA逻辑代码的逻辑顶层在所述UVM验证环境中进行封装，以使所述待测FPGA逻辑代码的各接口信号与所述UVM验证环境的各接口信号对应连接。

4.根据权利要求1所述的方法，其特征在于，所述将所述待测FPGA逻辑代码集成至所述UVM验证环境中，得到UVM验证模块的步骤，包括：

通过EDA工具对所述FPGA逻辑代码的逻辑顶层进行编译，生成编译脚本A；

通过所述EDA工具编写逻辑代码，得到运行脚本B；

将所述编译脚本A输入所述EDA工具，经编译得到库文件C；

将所述库文件C和所述运行脚本B集成到所述UVM验证环境中，获得UVM验证模块。

5.根据权利要求1所述的方法，其特征在于，将编写的验证用例输入至所述UVM验证模块中，完成对所述待测FPGA逻辑代码的验证的步骤，包括：

观察验证用例的输出内容；

通过所述检测组件检测所述输出内容；

将所述检测到的输出内容发送给对比组件；

所述对比组件将所述检测到的所述输出内容与所述预期组件对比分析。

6.根据权利要求5所述的方法，其特征在于，所述对比组件将所述检测到的输出内容与所述预期组件对比分析的步骤之后，所述方法还包括：

如果所述输出内容与预期组件内容一致，则判定通过；

如果所述输出内容与预期组件内容不一致，则返回定位。

7.一种FPGA逻辑代码的验证装置，其特征在于，包括：

逻辑对接单元，用于将待测FPGA逻辑代码与搭建好的UVM验证环境进行逻辑对接；

UVM验证模块获取单元，用于通过EDA工具，将所述待测FPGA逻辑代码集成至所述UVM验证环境中，得到UVM验证模块；

验证单元，用于将编写的验证用例输入至所述UVM验证模块中，以完成对所述待测FPGA逻辑代码的验证。

8.根据权利要求7所述的装置，其特征在于，所述装置还包括：环境搭建单元，用于对所述待测FPGA逻辑代码进行UVM验证环境搭建。

9.根据权利要求7所述的装置，其特征在于，所述逻辑对接单元还用于：将所述待测FPGA逻辑代码的逻辑顶层在所述UVM验证环境中进行封装，以使所述待测FPGA逻辑代码的各接口信号与所述UVM验证环境的各接口信号对应连接。

10.根据权利要求7所述的装置，其特征在于，所述UVM验证模块获取单元还用于：通过EDA工具对所述FPGA逻辑代码的逻辑顶层进行编译，生成编译脚本A；通过所述EDA工具编写逻辑代码，得到运行脚本B；将所述编译脚本A输入所述EDA工具，经编译得到库文件C；将所述库文件C和所述运行脚本B集成到所述UVM验证环境中，获得UVM验证模块。