[发明专利]FPGA逻辑代码的验证方法及装置

说明书

本发明提供了一种FPGA逻辑代码的验证方法及装置，属于计算机验证技术领域。本发明实施例提供的FPGA逻辑代码的验证方法及装置，通过将待测FPGA逻辑代码与搭建好的UVM验证环境进行逻辑对接，然后通过EDA工具，将待测FPGA逻辑代码集成至UVM验证环境中，得到UVM验证模块，并将编写的验证用例输入至UVM验证模块中，以完成对待测FPGA逻辑代码的验证，以使FPGA逻辑代码进行全面系统的验证，并且当板级测试遇到问题时，能够更好的通过EDA方式对问题进行复现，提升问题的定位速度和效率；同时，本发明能够充分复用FPGA开发工具生成的编译脚本，直接在验证环境中进行调用，避免重新开发编译脚本，节省了调试和编译时间。

技术领域

本发明涉及计算机验证技术领域，具体而言，涉及一种FPGA逻辑代码的验证方法及装置。

背景技术

随着FPGA(Field Programmable Gate Array，可编程门阵列)器件规模的逐渐增大，其承载逻辑的资源数和复杂度也同比增大，单纯利用FPGA开发工具，通过Verilog搭建Testbench无法对FPGA的逻辑代码进行全面系统的验证，很难确保验证的正确性；同时，通过Verilog搭建Testbench对FPGA逻辑代码验证时，往往由于调试信号抓取量和下载程序生成速度的限制，很难快速定位到根因，导致问题定位速度和效率难以匹配产品开发的进度要求。

发明内容

针对上述现有技术中存在的问题，本发明提供了一种FPGA逻辑代码的验证方法及装置，可以对FPGA逻辑代码进行全面系统的验证，在进行板级测试前，保证逻辑的功能正确性。

第一方面，本发明实施例提供了一种FPGA逻辑代码的验证方法，其中，所述方法包括：将待测FPGA逻辑代码与搭建好的UVM(Universal Verification Methodology,通用验证方法学)验证环境进行逻辑对接；

通过EDA(Electronics Design Automation，电子设计自动化)工具，将所述待测FPGA逻辑代码集成至所述UVM验证环境中，得到UVM验证模块；

将编写的验证用例输入至所述UVM验证模块中，以完成对所述待测FPGA逻辑代码的验证。

结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，所述将待测FPGA逻辑代码与搭建好的UVM验证环境进行逻辑对接的步骤之前，所述方法还包括：

对所述待测FPGA逻辑代码进行UVM验证环境搭建，其中，所述UVM验证环境中的验证组件包含：激励源、预期组件、检测组件、对比组件。

结合第一方面，本发明实施例提供了第一方面的第二种可能的实施方式，其中，所述将待测FPGA逻辑代码与搭建好的UVM验证环境进行逻辑对接的步骤，包括：

将所述待测FPGA逻辑代码的逻辑顶层在所述UVM验证环境中进行封装，以使所述待测FPGA逻辑代码的各接口信号与所述UVM验证环境的各接口信号对应连接。

结合第一方面，本发明实施例提供了第一方面的第三种可能的实施方式，其中，所述将所述待测FPGA逻辑代码集成至所述UVM验证环境中，得到UVM验证模块的步骤，包括：

通过EDA工具对所述FPGA逻辑代码的逻辑顶层进行编译，生成编译脚本A；

通过所述EDA工具编写逻辑代码，得到运行脚本B；

将所述编译脚本A输入所述EDA工具，经编译得到库文件C；

将所述库文件C和所述运行脚本B集成到所述UVM验证环境中，获得UVM验证模块；

结合第一方面，本发明实施例提供了第一方面的第四种可能的实施方式，其中，将编写的验证用例输入至所述UVM验证模块中，完成对所述待测FPGA逻辑代码的验证的步骤，包括：