[发明专利]具有异质结和改进的沟道控制的FinFET

权利要求书

1.一种制作第一晶体管和第二晶体管的方法，所述方法包括：

在公共缓冲层上方外延形成第一区域和第二区域，所述第一区域由第一晶体半导体材料形成，所述第二区域由不同于所述第一晶体半导体材料的第二晶体半导体材料形成，并且所述公共缓冲层由第三晶体半导体材料形成，所述第三晶体半导体材料与所述第一晶体半导体材料不同；

从所述第一区域形成第一鳍，所述第一鳍包括在所述第一晶体管的源极区域与所述第一晶体管的漏极区域之间的所述第一晶体管的第一沟道区域，所述第一鳍在第一鳍支撑部上；

从所述公共缓冲层形成所述第一鳍支撑部，所述第一鳍的所述第一晶体半导体材料和所述第一鳍支撑部的所述第三晶体半导体材料在两者之间形成第一异质结；

从所述第二区域形成第二鳍，所述第二鳍包括在所述第二晶体管的源极区域与所述第二晶体管的漏极区域之间的所述第二晶体管的第二沟道区域，所述第二鳍在第二鳍支撑部上；

从所述公共缓冲层形成所述第二鳍支撑部，所述第二鳍的所述第二晶体半导体材料和所述第二鳍支撑部的所述第三晶体半导体材料在两者之间形成第二异质结；以及

形成第一隔离氧化物，所述第一隔离氧化物沿着所述第一鳍支撑部的相对的侧延伸并且将所述第一鳍支撑部与相邻的鳍支撑部电隔离，所述第一隔离氧化物仅位于所述第一异质结下方，

其中所述第一晶体半导体材料具有第一带隙，所述第二晶体半导体材料具有第二带隙，并且所述第三晶体半导体材料具有第三带隙，所述第三带隙比所述第一带隙和所述第二带隙宽。

2.根据权利要求1所述的方法，其中所述第三晶体半导体材料是SiGeSn。

3.根据权利要求2所述的方法，其中所述第三晶体半导体材料与下面的半导体层晶格匹配。

4.根据权利要求3所述的方法，其中所述下面的半导体层是锗。

5.根据权利要求1所述的方法，其中所述第一鳍支撑部的所述第三晶体半导体材料在所述第一晶体管的所述第一沟道区域中引起第一应力，并且所述第二鳍支撑部的所述第三晶体半导体材料在所述第二晶体管的所述第二沟道区域中引起第二应力，所述第一应力不同于所述第二应力。

6.根据权利要求5所述的方法，其中所述第一应力是张应力并且所述第二应力是压应力。

7.根据权利要求1所述的方法，其中所述第一晶体管是n型晶体管并且所述第二晶体管是p型晶体管。

8.根据权利要求1所述的方法，还包括：

形成第一栅极电介质，所述第一栅极电介质包括：(i)在所述第一鳍的侧面和顶部之上的第一部分，所述第一部分保形地覆盖所述第一鳍并且具有第一厚度，和(ii)第二部分，所述第二部分保形地覆盖所述第一异质结与所述第一隔离氧化物之间的所述第一鳍支撑部并且具有在所述第一厚度的±1nm内的厚度；以及

形成第一栅极，所述第一栅极保形地覆盖所述第一栅极电介质的所述第一部分和所述第二部分。