[发明专利]一种基于申威平台的PCIE总线测速系统及方法

权利要求书

1.一种基于申威平台的PCIE总线测速系统，其特征在于，包括待测PCIE总线(5)、申威平台(1)和用于接收申威平台(1)发送的测试数据以及用于记录并反馈当前次测试数据传输所用时间长度t的FPGA测速板卡(4)；所述的测试数据具有特定的大小；

申威平台处理器(2)的PCIE总线连有PCIE扩展模块(3)，PCIE扩展模块(3)通过待测PCIE总线(5)与所述的FPGA测速板卡(4)相连；

申威平台(1)内置有用于与FPGA测速板卡(4)配合使用用于检测上述待测PCIE总线(5)的传输速率的测速软件单元(6)；

所述的测速软件单元(6)包括测试数据生成模块、测试数据发送模块和测试结果分析处理模块，其中：

测试数据生成模块，用于生成测试数据；

测试数据发送模块，用于将上述测试数据生成模块生成的测试数据通过所述的待测PCIE总线(5)发送至FPGA测速板卡(4)；

测试结果分析处理模块，与所述的测试数据生成模块、测试数据发送模块分别相连，用于接收FPGA测速板卡(4)反馈的当前次测试数据传输所用时间长度t，并用于基于当前接收到的时间长度t和当前次传输的数据的大小，计算并通过申威平台(1)显示上述待测PCIE总线(5)的传输速率v。

2.根据权利要求1所述的基于申威平台的PCIE总线测速系统，其特征在于，所述的测速软件单元(6)还包括测试次数设置模块，该测试次数设置模块与所述的测试结果分析处理模块相连，用于设置对上述待测PCIE总线(5)传输速率测试的检测次数；

所述的测试结果分析处理模块，还用于在通过测试次数设置模块输入的检测次数大于1时，调用测试数据发送模块执行检测次数次的测试数据循环发送操作，并用于对应计算和通过申威平台(1)显示每次发送的测试数据对应的传输速率v，还用于计算并通过申威平台(1)显示上述计算所得的所有传输速率v的算术平均值，该算术平均值即为最终所要检测的所述待测PCIE总线(5)的传输速率。

3.根据权利要求1-2任一项权利要求所述的基于申威平台的PCIE总线测速系统，其特征在于，所述的FPGA测速板卡(4)上集成有PCIE总线，支持PCIE X4、PCIE X8和PCIE X16总线的测速。

4.一种基于上述权利要求1所述的基于申威平台的PCIE总线测速系统的基于申威平台的PCIE总线测速方法，其特征在于，包括步骤：

s1、申威平台处理器(2)的PCIE总线连有PCIE扩展模块(3)，PCIE扩展模块(3)通过待测PCIE总线(5)与所述的FPGA测速板卡(4)相连；其中所述的FPGA测速板卡(4)用于接收申威平台基于PCIE扩展模块(3)发送的测试数据以及用于记录并反馈当前次测试数据传输所用时间长度t；

s2、申威平台(1)内置有用于与FPGA测速板卡(4)配合使用用于检测上述待测PCIE总线(5)的传输速率的测速软件单元(6)；

s3、申威平台系统启动；

s4、测速软件单元(6)启动，通过PCIE扩展模块(3)向FPGA测速板卡(4)发送上述测试数据进行上述待测PCIE总线(5)传输速率的测试；

所述的测速软件单元(6)包括测试数据生成模块、测试数据发送模块和测试结果分析处理模块，其中：

测试数据生成模块，用于生成测试数据；

测试数据发送模块，用于将上述测试数据生成模块生成的测试数据通过所述的待测PCIE总线(5)发送至FPGA测速板卡(4)；

测试结果分析处理模块，与所述的测试数据生成模块、测试数据发送模块分别相连，用于接收FPGA测速板卡(4)反馈的当前次测试数据传输所用时间长度t，并用于基于当前接收到的时间长度t和当前次传输的数据的大小，计算并通过申威平台(1)显示上述待测PCIE总线(5)的传输速率v。