[发明专利]半导体结构及其形成方法在审
申请号: | 201810764562.1 | 申请日: | 2018-07-12 |
公开(公告)号: | CN110718582A | 公开(公告)日: | 2020-01-21 |
发明(设计)人: | 王楠 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司 |
主分类号: | H01L29/06 | 分类号: | H01L29/06;H01L21/336;H01L29/78 |
代理公司: | 11227 北京集佳知识产权代理有限公司 | 代理人: | 徐文欣;吴敏 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 隔离结构 伪栅结构 鳍部 侧壁 伪栅 开口 介质层 基底 去除 半导体结构 顶部表面 基底表面 器件性能 栅极结构 横跨 | ||
1.一种半导体结构的形成方法,其特征在于,包括:
提供基底,所述基底表面具有相邻的鳍部;
分别形成横跨鳍部的伪栅结构,所述伪栅结构之间具有初始第一隔离结构,所述初始第一隔离结构的两侧分别与伪栅结构相接触;
在所述基底顶部、鳍部的侧壁和顶部表面、伪栅结构的侧壁、以及初始第一隔离结构的侧壁形成第一介质层;
去除所述伪栅结构,在所述第一介质层内形成伪栅开口;
形成所述伪栅开口之后,沿鳍部宽度方向上去除部分初始第一隔离结构,形成第一隔离结构;
形成所述第一隔离结构之后,在所述伪栅开口内形成栅极结构。
2.如权利要求1所述的半导体结构的形成方法,其特征在于,所述伪栅结构和初始第一隔离结构的形成方法包括:在所述基底顶部、以及鳍部的侧壁和顶部表面形成伪栅结构膜;对所述伪栅结构膜进行第一次图形化工艺,直至暴露出基底的顶部表面,在相邻鳍部之间形成开口;在所述开口内形成初始第一隔离结构;形成初始第一隔离结构之后,对所述伪栅结构膜进行第二次图形化工艺,形成所述伪栅结构。
3.如权利要求2所述的半导体结构的形成方法,其特征在于,形成所述伪栅结构膜之前,还包括:在所述基底表面形成第二隔离结构,所述第二隔离结构的顶部低于鳍部的顶部表面,且覆盖鳍部的部分侧壁。
4.如权利要求1所述的半导体结构的形成方法,其特征在于,所述伪栅结构包括伪栅介质层;所述伪栅介质层的材料包括氧化硅。
5.如权利要求4所述的半导体结构的形成方法,其特征在于,所述初始第一隔离结构的材料与伪栅介质层的材料不同。
6.如权利要求5所述的半导体结构的形成方法,其特征在于,所述初始第一隔离结构的材料包括碳化硅、氮氧化硅、氮化硅或者碳氧化硅。
7.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第一隔离结构侧壁和底部的夹角为60度~90度;沿鳍部的宽度方向上,所述第一隔离结构顶部尺寸小于底部尺寸。
8.如权利要求7所述的半导体结构的形成方法,其特征在于,沿鳍部宽度方向上,所述第一隔离结构顶部的尺寸为:30纳米~50纳米;沿鳍部宽度方向上,所述第一隔离结构底部的尺寸为:70纳米~90纳米。
9.如权利要求1所述的半导体结构的形成方法,其特征在于,所述鳍部侧壁到第一隔离结构侧壁的最小距离为:20纳米~40纳米。
10.如权利要求1所述的半导体结构的形成方法,其特征在于,形成所述伪栅结构之后,形成第一介质层之前,还包括:在所述伪栅结构两侧的鳍部内分别形成源漏掺杂区。
11.如权利要求1所述的半导体结构的形成方法,其特征在于,形成所述栅极结构之后,还包括:在所述第一介质层、第一隔离结构顶部、以及栅极结构顶部形成第二介质层;去除所述源漏掺杂区顶部的第二介质层和第一介质层,直至暴露出源漏掺杂区的顶部表面,在所述第一介质层和第二介质层内形成第一接触孔;去除栅极结构顶部的第二介质层,在所述第二介质层内形成第二接触孔;在所述第一接触孔内形成第一插塞;在所述第二接触孔内形成第二插塞。
12.一种半导体结构,其特征在于,包括:
基底,所述基底表面具有相邻的鳍部;
位于基底顶部的第一介质层,所述第一介质层内具有第一隔离结构,所述第一隔离结构的顶部尺寸小于底部尺寸,所述第一隔离结构两侧的第一介质层内分别具有伪栅开口,且所述伪栅开口暴露出第一隔离结构的侧壁;
位于所述伪栅开口内的栅极结构。
13.如权利要求12所述的半导体结构,其特征在于,所述第一隔离结构侧壁和底部的夹角为60度~90度;沿鳍部的宽度方向上,所述第一隔离结构顶部尺寸小于底部尺寸。
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