[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，其中，形成方法包括：提供基底，所述基底表面具有相邻的鳍部；分别形成横跨鳍部的伪栅结构，伪栅结构之间具有初始第一隔离结构，所述初始第一隔离结构的两侧分别与伪栅结构相接触；在所述基底顶部、鳍部的侧壁和顶部表面、伪栅结构的侧壁、以及初始第一隔离结构的侧壁形成第一介质层；去除伪栅结构，在第一介质层内形成伪栅开口；形成所述伪栅开口之后，沿鳍部宽度方向上去除部分初始第一隔离结构，形成第一隔离结构；形成所述第一隔离结构之后，在所述伪栅开口内形成栅极结构。所述方法形成的器件性能较好。

技术领域

本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。

为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，现有技术形成的半导体器件的性能较差。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体结构的性能。

为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底表面具有相邻的鳍部；分别形成横跨鳍部的伪栅结构，所述伪栅结构之间具有初始第一隔离结构，所述初始第一隔离结构的两侧分别与伪栅结构相接触；在所述基底顶部、鳍部的侧壁和顶部表面、伪栅结构的侧壁、以及初始第一隔离结构的侧壁形成第一介质层；去除所述伪栅结构，在所述第一介质层内形成伪栅开口；形成所述伪栅开口之后，沿鳍部宽度方向上去除部分初始第一隔离结构，形成第一隔离结构；形成所述第一隔离结构之后，在所述伪栅开口内形成栅极结构。

可选的，所述伪栅结构和初始第一隔离结构的形成方法包括：在所述基底顶部、以及鳍部的侧壁和顶部表面形成伪栅结构膜；对所述伪栅结构膜进行第一次图形化工艺，在相邻鳍部之间形成开口；在所述开口内形成初始第一隔离结构；形成初始第一隔离结构之后，对所述伪栅结构膜进行第二次图形化工艺，形成所述伪栅结构。

可选的，形成所述伪栅结构膜之前，还包括：在所述基底表面形成第二隔离结构，所述第二隔离结构的顶部低于鳍部的顶部表面，且覆盖鳍部的部分侧壁。

可选的，所述伪栅结构包括伪栅介质层；所述伪栅介质层的材料包括氧化硅。

可选的，所述初始第一隔离结构的材料与伪栅介质层的材料不同。

可选的，所述初始第一隔离结构的材料包括碳化硅、氮氧化硅、氮化硅或者碳氧化硅。

可选的，所述第一隔离结构侧壁和底部的夹角为60度～90度；沿鳍部的宽度方向上，所述第一隔离结构顶部尺寸小于底部尺寸。

可选的，沿鳍部的宽度方向上，所述第一隔离结构顶部的尺寸为：30纳米～50纳米；沿鳍部的宽度方向上，所述第一隔离结构底部的尺寸为：70纳米～90纳米。

可选的，所述鳍部侧壁到第一隔离结构侧壁的最小距离为：20纳米～40纳米。

可选的，形成所述伪栅结构之后，形成第一介质层之前，还包括：在所述伪栅结构两侧的鳍部内分别形成源漏掺杂区。