[发明专利]高并行度计算平台、系统及计算实现方法

权利要求书

1.一种高并行度计算平台，包括：

在系统时钟频率下运行的输入缓存，用于缓存从外部存储器读取的、用于进行高并行度计算的第一数据和第二数据；

在系统时钟频率下运行的读控制器模块，用于从所述输入缓存中读取并行计算模块执行单次操作所需的第一数据和第二数据，其中读取的第二数据的份数是第一数据的份数的N倍，N是大于等于2的整数；

在N倍系统时钟频率下运行的并行计算模块，用于在单次操作中完成所述第一数据和所述第二数据的特定计算，其中每一份第一数据都被N份第二数据复用，以完成一个系统时钟周期内的计算；以及

在系统时钟频率下运行的结果缓存，用于缓存从所述并行计算模块输出的计算结果。

2.如权利要求1所述的平台，其中，所述并行计算模块包括在N倍系统时钟频率下运行的多个乘法器以完成所述第一数据和所述第二数据的乘法运算，其中对于每个乘法器，第一输入端的输入为第一数据，第二输入端的输入为经由N位数据选择器选择的第二数据。

3.如权利要求2所述的平台，其中，所述读控制器模块包括多个读控制器，用于分别将第一数据和第二数据从所述输入缓存读取至对应乘法器的第一输入端和N位数据选择器的N个第二输入端。

4.如权利要求2所述的平台，其中，M个所述乘法器的输出端连接至加法器的输入端，以构成一个乘加单元，其中，M是大于等于2的整数。

5.如权利要求4所述的平台，其中，每个乘加单元还包括分别与所述加法器的输出端相连的N个寄存器，分别用于寄存一个系统时钟周期内N份乘加结果中的一个乘加结果，并且将一个系统时间周期内的N位乘加结果输出至所述结果缓存，或者

每个乘加单元还包括分别与所述加法器的输出端相连的N个累加器，分别用于寄存预定系统时钟周期内N份乘加累加结果中的一个乘加累加结果，并且按预定间隔的系统时间周期同时将N份乘加的累加结果缓存至所述结果缓存。

6.如权利要求5所述的平台，其中，所述N位数据选择器以及N个所述寄存器或累加器的控制信号以N倍系统时钟频率针对当前要计算的第二数据的编号给出。

7.如权利要求5所述的平台，其中，所述高并行度计算平台是神经网络计算平台。

8.如权利要求7所述的平台，其中，所述第一数据是复用的特征图数据，所述第二数据是权重数据，或者

所述第一数据是复用的权重数据，所述第二数据是特征图数据。

9.如权利要求7所述的平台，其中，M等于3，并且所述乘加单元包括：

三个乘法器；

与每个乘法器的第二输入端相连的N位数据选择器；

输入端与所述乘法器的输出端相连的一个加法器；以及

与所述加法器的输出端相连的N个并联的累加器。

10.如权利要求1所述的平台，其中，所述并行计算模块至少部分由FPGA、GPU或ASIC实现。

11.如权利要求1所述的平台，其中，所述输入缓存和所述结果缓存由可动态配置的片上缓存实现。

12.如权利要求1所述的平台，其中，N的取值至少基于所述平台的硬件配置、以及所述高并行度计算的并行策略进行确定。

13.一种用于神经网络的计算平台实现方法，包括：

使用如权利要求1-12中任一项所述的计算平台将特征图数据和权重数据从所述外部存储器中读取到所述输入缓存中；

所述读控制器模块读取单次并行计算操作所需的特征图数据和权重数据，其中单次读取的特征图数据的数据量是权重数据的N倍，或者单次读取的权重数据的数据量是特征图数据的N倍，N是大于等于2的整数；以及

所述并行计算模块以N倍系统时钟频率在单次操作中实现N次复用权重数据或特征图数据的乘法运算，从而完成一个系统时钟频率下的计算。