[发明专利]半导体器件

说明书

本发明提供半导体器件。一种半导体器件包括：栅电极，沿垂直方向堆叠在衬底上；垂直沟道结构，穿透栅电极以电连接到衬底；导电衬垫，从相应的栅电极水平地延伸；以及接触插塞，电连接到导电衬垫中的相应导电衬垫；其中导电衬垫中的每个包括延伸区和在接触插塞中的相应接触插塞下面的接触区，其中栅电极包括第一栅电极和第二栅电极，第一栅电极位于第一垂直高度，且第二栅电极位于与第一垂直高度不同的第二垂直高度，自第一栅电极延伸的第一导电衬垫具有其厚度等于第一导电衬垫的第一延伸区的厚度的第一接触区，以及自第二栅电极延伸的第二导电衬垫具有其厚度大于第二导电衬垫的第二延伸区的厚度的第二接触区。

本申请是申请日为2015年2月12日且题为“具有导电衬垫的半导体器件及三维半导体器件”的第201510075819.9号发明专利申请的分案申请。

技术领域

本发明构思的实施方式涉及半导体器件。更具体地，本发明构思的实施方式涉及包括导电衬垫的半导体器件和制造这种半导体器件的方法，所述导电衬垫具有比相应的栅电极厚的部分。

背景技术

为了进一步增加半导体器件的集成度以提高其性能和/或降低制造这些器件的成本，正在进行努力。常规的二维存储器件的集成度通过被器件的单位存储单元占据的面积来确定，因此会受到用于形成精细微图案的制造设备的能力影响。不幸地是，用于形成非常精细的微图案所需的设备可能是昂贵的，这会限制高度集成二维半导体存储器件的能力。具有三维布置的存储单元的半导体器件已经被提出以克服这一限制。

发明内容

本发明构思的实施方式提供一种半导体器件和制造该半导体器件的方法。

本发明构思的其它实施方式提供一种用于半导体器件的连接结构和制造这种连接结构的相关方法，该连接结构将垂直堆叠电极电连接到外围电路。

本发明构思的其它实施方式提供一种包括衬垫的半导体器件和制造具有这种衬垫的半导体器件的相关方法，该衬垫具有比栅电极厚的接触部分。

本发明构思的技术目的不限于以上公开；其它目的可基于以下描述而对于本领域的普通技术人员变得显然。

根据本发明构思的一方面，一种半导体器件包括：栅电极，沿着垂直方向堆叠在衬底上；垂直沟道结构，穿透栅电极以电连接到衬底；导电衬垫，从相应的栅电极水平地延伸；以及接触插塞，电连接到导电衬垫中的相应导电衬垫。导电衬垫包括在接触插塞中的相应接触插塞下面的在垂直方向上比栅电极厚的部分。

根据本发明构思的另一方面，一种半导体器件包括：衬底，包括单元区和连接区；多个栅电极，在单元区中堆叠在衬底上；以及多个导电衬垫，在连接区中堆叠在衬底上并且从相应的栅电极延伸。导电衬垫的水平长度越大，导电衬垫越接近衬底，至少一些导电衬垫具有比栅电极厚的部分。

在一些实施方式中，其中一个导电衬垫可以包括延伸区和接触区。

根据本发明构思的又一方面，一种具有单元区和连接区的半导体器件包括：衬底；形成在单元区中的栅电极；以及形成在连接区中的导电衬垫，从栅电极延伸。导电衬垫在正交于衬底的底表面的垂直方向上的平均厚度大于栅电极在该垂直方向上的平均厚度。

一种形成半导体器件的方法包括：在包括单元区和连接区的衬底上交替地堆叠层间绝缘层和牺牲层；图案化连接区中的层间绝缘层和牺牲层以形成其中牺牲层被暴露的阶式结构；在单元区和连接区上形成牺牲绝缘层；通过部分地蚀刻牺牲绝缘层，在阶式结构上暴露的牺牲层上形成牺牲绝缘图案；在连接区中形成虚设柱的同时，在单元区中形成垂直沟道结构；通过连续地顺序图案化层间绝缘层和牺牲层而形成沟槽；通过去除单元区和连接区中的牺牲层和牺牲绝缘图案而形成间隙区；以及通过用导电层填充间隙区而形成交替地堆叠在衬底上的栅电极和导电衬垫。导电衬垫的接触部分在垂直方向上厚于栅电极。