[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成若干分立的核心层；在核心层侧壁上形成牺牲侧墙，位于核心层一侧的牺牲侧墙为第一牺牲侧墙，位于核心层另一侧的牺牲侧墙为第二牺牲侧墙，第一牺牲侧墙和第二牺牲侧墙间隔设置；在第一牺牲侧墙侧壁上形成第一掩膜侧墙；去除核心层，在牺牲侧墙内形成开口；在开口露出的第二牺牲侧墙的侧壁上形成第二掩膜侧墙；去除牺牲侧墙；以第一掩膜侧墙和第二掩膜侧墙为掩膜刻蚀基底，形成目标图形。本发明降低了光刻工艺的工艺难度、提高了工艺可操作性，而且还有利于保证目标图形的形貌和尺寸能够满足工艺需求，从而使得器件性能以及性能均一性得到改善。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

光刻(photolithography)技术是常用的一种图形化方法，是半导体制造工艺中最为关键的生产技术。随着半导体工艺节点的不断减小，自对准双重图形化(self-aligneddouble patterning，SADP)方法成为近年来受到亲睐的一种图形化方法，该方法能够增加形成于衬底上的图形的密度，进一步缩小相邻两个图形的间距(pitch)，从而使光刻工艺克服光刻分辨率的极限。

随着图形特征尺寸(critical dimension，CD)的不断缩小，自对准四重图形化(self-aligned quadruple patterning，SAQP)方法应运而生。自对准双重图形化方法在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)，而自对准四重图形化方法在不改变目前光刻技术的前提下(即光刻窗口大小不变)，在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸，进而有利于器件性能的提高。

然而，采用自对准四重图形化方法后，器件性能以及性能均一性仍有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，改善器件性能以及性能均一性。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成若干分立的核心层；在所述核心层的侧壁上形成牺牲侧墙，位于所述核心层一侧的牺牲侧墙为第一牺牲侧墙，位于所述核心层另一侧的牺牲侧墙为第二牺牲侧墙，所述第一牺牲侧墙和第二牺牲侧墙间隔设置；在所述第一牺牲侧墙的侧壁上形成第一掩膜侧墙；形成所述第一掩膜侧墙后，去除所述核心层，在所述牺牲侧墙内形成露出所述基底的开口；在所述开口露出的第二牺牲侧墙的侧壁上形成第二掩膜侧墙；形成所述第二掩膜侧墙后，去除所述牺牲侧墙；去除所述牺牲侧墙后，以所述第一掩膜侧墙和第二掩膜侧墙为掩膜刻蚀所述基底，形成目标图形。

相应的，本发明还提供一种半导体结构，包括：基底；若干分立的牺牲侧墙，位于所述基底上；掩膜侧墙，位于所述牺牲侧墙的一个侧壁上，且所述掩膜侧墙位于所述牺牲侧墙的同侧。

与现有技术相比，本发明的技术方案具有以下优点：