[发明专利]检测集成电路的衬底从背侧减薄的方法和相关集成电路

权利要求书

1.一种用于检测集成电路的半导体衬底的背侧减薄的方法，其中所述半导体衬底包括半导体阱，所述半导体阱通过位于所述半导体阱下方的隐埋半导体层隔离，所述方法包括：

在所述半导体阱中制造垂直MOS晶体管，所述垂直MOS晶体管包括位于所述半导体衬底的前侧上的第一半导体电极区域、以及在所述第一半导体电极区域和所述隐埋半导体层之间延伸的绝缘垂直栅极区域，所述绝缘垂直栅极区域包括所述垂直MOS晶体管的第二半导体电极区域；

将所述垂直MOS晶体管偏置为晶体管导通状态；

将由处于所述晶体管导通状态的所述垂直MOS晶体管的所述第一半导体电极区域和所述第二半导体电极区域中的一个电极区域传送的电流与阈值进行比较；

如果所述电流的值高于所述阈值，则生成具有与检测到所述半导体衬底的非减薄相对应的第一值的控制信号，而如果所述电流的值低于所述阈值，则生成具有与检测到所述半导体衬底的减薄相对应的第二值的控制信号。

2.根据权利要求1所述的方法，还包括：响应于所述控制信号具有所述第一值，使所述电流的值与所述阈值的比较失效。

3.根据权利要求1所述的方法，其中比较包括：将由所述第一半导体电极区域传送的电流与所述阈值进行比较。

4.根据权利要求1所述的方法，其中比较包括：将由所述第二半导体电极区域传送的电流与所述阈值进行比较。

5.一种集成电子电路，包括：

半导体衬底，包括第一导电类型的半导体阱，所述半导体阱通过与所述第一导电类型相反的第二导电类型的隐埋半导体层来被隔离，所述隐埋半导体层位于所述半导体阱下方；以及

器件，被配置为检测所述半导体衬底的背侧减薄，包括：

垂直MOS晶体管，包括位于所述半导体衬底的前侧上的第一半导体电极区域、以及在所述第一半导体电极区域和所述隐埋半导体层之间延伸的绝缘垂直栅极区域，所述绝缘垂直栅极区域包括所述垂直MOS晶体管的第二半导体电极区域；

偏置电路，被配置为在第一操作配置中以晶体管导通状态偏置所述垂直MOS晶体管；以及

比较电路，耦合至所述第一半导体电极区域和所述第二半导体电极区域中的一个电极区域，并且被配置为将由处于所述晶体管导通状态的所述第一半导体电极区域和所述第二半导体电极区域中的所述一个电极区域传送的电流与阈值进行比较，如果所述电流的值高于所述阈值，则生成具有与检测到所述半导体衬底的非减薄相对应的第一值的控制信号，而如果所述电流的值低于所述阈值，则生成具有与检测到所述半导体衬底的减薄相对应的第二值的控制信号。

6.根据权利要求5所述的集成电子电路，其中所述比较电路电耦合至所述第一半导体电极区域，并且被配置为将由所述第一半导体电极区域传送的电流与所述阈值进行比较。

7.根据权利要求5所述的集成电子电路，其中所述比较电路电耦合至所述第二半导体电极区域，并且被配置为将由所述第二半导体电极区域传送的电流与所述阈值进行比较。

8.根据权利要求5所述的集成电子电路，还包括：位于所述半导体阱上和所述半导体阱中的至少一个MOS晶体管，所述至少一个MOS晶体管包括与所述第一半导体电极区域共用的第三半导体电极区域。

9.根据权利要求8所述的集成电子电路，其中与所述第一半导体电极区域共用的所述第三半导体电极区域不被所述偏置电路偏置。

10.根据权利要求5所述的集成电子电路，其中所述比较电路在启动所述比较的第一配置和解除所述比较的第二配置中可操作，还包括控制电路，所述控制电路被配置为响应于所述控制信号具有所述第一值，引起从所述第一配置到所述第二配置的转换。

11.根据权利要求5所述的集成电子电路，其中所述绝缘垂直栅极区域包括：从所述半导体阱的前侧延伸到所述隐埋半导体层、并且提供所述垂直MOS晶体管的栅极区域的绝缘垂直电极。