[发明专利]检测集成电路的衬底从背侧减薄的方法和相关集成电路

说明书

本公开涉及检测集成电路的衬底从背侧减薄的方法和相关集成电路。例如，一种集成电子电路包括半导体衬底，半导体衬底具有半导体阱，其通过位于半导体阱下方的隐埋半导体区域隔离。形成在半导体阱中的垂直MOS晶体管包括由隐埋半导体区提供的源极‑漏极区域。通过将垂直MOS晶体管偏置为导通条件以提供电流，然后将电流与阈值进行比较来检测半导体衬底的背侧减薄。小于阈值的电流指示半导体衬底已经从背侧减薄。

优先权声明

本申请要求2017年8月1日提交的法国专利申请第1757372号的优先权，其内容以引用的方式全部纳入法律允许的最大范围。

技术领域

实施方式和实施例涉及一种集成电路，并且更具体地，涉及检测集成电路的衬底从其背侧的可能减薄。

背景技术

集成电路(尤其是那些配备有包含敏感信息的存储器的集成电路)必须尽可能地被保护免受攻击，尤其是为了发现存储在存储器中的数据的攻击。

一种可能的攻击类型可以使用激光束从集成电路的背侧执行。

当攻击者从其背侧减薄集成电路的衬底以便最小化通过衬底到其前侧上制造的集成电路部件的距离时，这种攻击的有效性增加。例如，集成电路可以使用聚焦离子束(FIB)和/或使用抛光/研磨步骤从背侧减薄。

存在允许衬底从其背侧减薄被检测的手段。所以，这些手段有时具有低程度的整合，并且有时可能破坏定位于附近的部件的操作。

例如，这些现有手段可以检测随着衬底的减薄而导致的电阻变化。因此，这种类型的解决方案可能是误差的来源，具体是在允许温度变化的集成电路中，即使在没有减薄的情况下也会导致电阻值的变化。

发明内容

根据一个实施例，提供了一种集成电路，其包括用于检测衬底从其背侧减薄的装置，具有高度的集成度和非常低的误检测率。

根据一个方面，提供了一种用于检测集成电路的半导体衬底从其背侧可能减薄的方法。衬底包括半导体阱，半导体阱通过至少一个隐埋半导体层与衬底的其余部分隔离，其中隐埋半导体层至少部分地在半导体阱下方制造。该方法包括：在半导体阱中制造垂直MOS晶体管，其包括位于衬底前侧的第一半导体电极区域以及在第一半导体电极区域和隐埋半导体器件之间延伸的绝缘垂直栅极区域，后者包括垂直晶体管的第二半导体电极区域；将垂直晶体管偏置到与晶体管的导通状态相对应的状态；将由垂直晶体管的一个半导体电极区域传送的电流与阈值进行比较；以及如果所述电流的值高于阈值，则生成具有与检测衬底的非减薄相对应的第一值的控制信号，而如果电流值低于阈值，则生成具有与检测到衬底的减薄相对应的第二值的控制信号。

半导体阱可包括至少一个第一MOS晶体管，该第一MOS晶体管包括与垂直晶体管的所述第一半导体电极区域共用的半导体电极区域。该方法还包括：在检测到衬底的非减薄之后，使所述电流的值与所述阈值的比较失效。

根据另一方面，提供了一种集成电子电路，所述集成电子电路包括第一导电类型的半导体衬底，半导体衬底包括半导体阱，半导体阱通过与第一导电类型相反的第二导电类型的至少一个隐埋半导体层与衬底的其余部分隔离，所述层至少部分地在半导体阱下方制造。

该电子电路包括用于检测衬底从其背侧减薄的器件，包括：垂直MOS晶体管，包括位于衬底的前侧上的第一半导体电极区域以及在第一半导体电极区域与隐埋半导体层之间延伸的绝缘垂直栅极区域，后者包括垂直晶体管的第二半导体电极区域；偏置电路，被配置为偏置垂直晶体管，所述偏置电路被配置为在第一配置中向垂直晶体管施加与该晶体管的导通状态相对应的偏置；以及比较电路，耦合至垂直晶体管的所述半导体电极区域中的一个，并且被配置为将由垂直晶体管的所述半导体电极区域传送的电流与阈值进行比较并生成控制信号，如果所述电流的值高于阈值，则控制信号具有与检测到衬底的非减薄相对应的第一值，而如果电流的值低于阈值，则具有与检测到衬底的减薄相对应的第二值。