[发明专利]集成电路及其形成方法

说明书

本发明的不同实施例涉及一种将NVM器件与逻辑或BCD器件集成的方法。在一些实施例中，隔离结构在半导体衬底中形成。隔离结构划分半导体衬底的存储区域，并且进一步地划分半导体衬底的外围区域。外围区域可诸如对应于BCD器件或逻辑器件。掺杂阱在外围区域中形成。介电密封层形成为覆盖存储区域和外围区域并且进一步覆盖掺杂阱。介电密封层从存储区域而非从外围区域去除。使用热氧化工艺在存储区域上形成存储单元结构。介电密封层从外围区域去除，并且包括栅电极的外围器件结构在外围区域上形成。本发明的实施例还提供了利用所述方法所形成的集成电路结构。

背景技术

集成电路(IC)制造工业在之前的几十年中经历了指数型增长。随着IC发展，在几何尺寸(也就是说，能够制造的最小组件)普遍减小的同时，功能密度(也就是说，每芯片面积互连器件的数量)普遍增大。IC发展中的进展包括非易失性存储器(NVM)与逻辑技术或双极互补金属氧化物半导体(CMOS)双扩散金属氧化物半导体(DMOS)(BCD)集成的技术。BCD技术可能为或包括诸如将双极结型晶体管(BJT)、CMOS器件、以及DMOS器件一起集成在同一半导体芯片上。除此之外，NVM与逻辑或BCD集成的技术在电源管理、物联网(LoT)、智能卡、微控制器单元(MCU)以及车载设备中获得应用。

发明内容

根据本发明的一个方面，提供了一种用于形成集成电路的方法，所述方法包括：提供包括第一器件区域和第二器件区域的半导体衬底，所述第一器件区域和所述第二器件区域由隔离结构分隔；在所述第二器件区域中形成掺杂阱；形成覆盖所述第一器件区域和所述第二器件区域并且还覆盖所述掺杂阱的密封层；从所述第一器件区域而不是从所述第二器件区域处去除所述密封层；在所述第一器件区域上形成存储单元结构；在形成所述存储单元结构之后，从所述第二器件区域处去除所述密封层；以及在所述第二器件区域上形成器件结构。

根据本发明的另一个方面，提供了一种集成电路，包括：半导体衬底，包括第一器件区域和第二器件区域；隔离结构，延伸进入所述半导体衬底的顶面，其中，所述隔离结构划分和分隔所述第一器件区域和所述第二器件区域；存储单元，覆盖所述第一器件区域；金属氧化物半导体(MOS)器件，覆盖所述第二器件区域；以及伪结构，覆盖所述隔离结构，其中，所述伪结构包括伪密封元件。

根据本发明的又一个方面，提供了一种用于形成集成电路的方法，该方法包括：在半导体衬底中形成隔离结构，其中，所述隔离结构划分半导体衬底的存储区域，并且还划分所述半导体衬底的外围区域；在所述外围区域中形成掺杂阱；形成覆盖所述存储区域和所述外围区域并且还覆盖所述掺杂阱的密封层；从所述存储区域而非从所述外围区域处去除所述密封层；通过热氧化工艺在所述存储区域形成栅极介电层，其中，所述热氧化工艺使所述半导体衬底的顶面在所述存储区域而非在所述外围区域凹陷；在所述栅极介电层上方形成存储栅电极；在形成所述存储栅电极之后，从所述外围区域处去除所述密封层；以及在同时形成邻接所述存储栅电极的第二存储栅电极的同时，在所述外围区域上形成外围栅电极。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减小。

图1A和图1B示出了包括存储器件以及双极互补金属氧化物半导体(CMOS)双扩散金属氧化物半导体(DMOS)(BCD)或逻辑器件的集成电路(IC)的截面图；

图2A和图2B分别示出了图1A和图1B中的IC的一些更详细的实施例的截面图；

图3至图23示出了形成包括存储器件以及BCD或逻辑器件的IC的密封方法的一些实施例的一系列截面图；

图24示出了图3至图23中的密封方法的一些实施例的流程图；

图25至图32示出了图3至图23中的密封方法的另一些实施例的一系列截面图。

具体实施方式