[发明专利]半导体存储装置

说明书

实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含：第1绝缘层(11)，形成在半导体衬底(10)的上方；金属层(12)；密接层(13)，形成在金属层(12)的第1区域上；导电层(14)，形成在金属层(12)的第2区域上及密接层(13)上；第2绝缘层(15)，形成在导电层(14)上；多个配线层(18)，分别隔开地积层于第2绝缘层(15)的上方；半导体层(20)，在与半导体衬底(10)垂直的第1方向上延伸，底面连接于导电层(14)；存储部(MT)，配置在多个配线层(18)中的至少一个与半导体层(20)之间；以及狭缝(SLT)，在第2区域的上方在第1方向上延伸，侧面与多个配线层(18)相接且底面到达至导电层(14)，在内部配置着绝缘材料。

[相关申请]

本申请享有以日本专利申请2018-54666号(申请日：2018年3月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not And，与非)型闪速存储器。

发明内容

实施方式提供一种能够提高可靠性的半导体存储装置。

实施方式的半导体存储装置包含：半导体衬底；第1绝缘层，形成在半导体衬底的上方；金属层，形成在第1绝缘层上；密接层，形成在金属层的第1区域上；导电层，形成在金属层的与第1区域不同的第2区域上及密接层上；第2绝缘层，形成在导电层上；多个配线层，分别隔开地积层于第2绝缘层的上方；半导体层，在与半导体衬底垂直的第1方向上延伸，底面连接于导电层；存储部，配置在多个配线层中的至少一个与半导体层之间；以及狭缝，在第2区域的上方在第1方向上延伸，侧面与多个配线层相接且底面到达至导电层，在内部配置着绝缘材料。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图3是第1实施方式的半导体存储装置所具备的存储单元阵列的俯视图。

图4是沿着图3的A1-A2线的存储单元阵列的剖视图。

图5是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图6是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图7是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图8是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图9是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图10是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图11是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图12是第2实施方式的半导体存储装置所具备的存储单元阵列的剖视图。

图13是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图14是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图15是第3实施方式的半导体存储装置所具备的存储单元阵列的剖视图。

图16是图15的区域RA中的存储单元阵列的剖视图。