[发明专利]半导体装置

说明书

实施方式提供一种能够兼顾整体的薄化与线接合性的提高的半导体装置。在实施方式的半导体装置中，多个第1半导体芯片各自具有：第1端部，越靠下段的第1半导体芯片比上段的第1半导体芯片更朝第1方向突出而形成；以及第1电极垫，设置在第1端部，且接合着第1金属线。多个第2半导体芯片各自具有：第2端部，越靠下段的第2半导体芯片比上段的第2半导体芯片更朝第2方向突出；以及第2电极垫，设置在第2端部，且接合着第2金属线。第3半导体芯片具有：第1部分，重叠在第1芯片群之上；第2部分，比第1芯片群及第2芯片群更朝第2方向突出，且比第1部分厚；以及第3电极垫，设置在第2部分，且接合着第3金属线。

[相关申请案]

本申请案享有以日本专利申请案2018-48046号(申请日：2018年3月15日)作为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置。

背景技术

已知一种半导体装置，该半导体装置具备配线衬底、积层在配线衬底上的第1元件群、以及积层在第1元件群上的第2元件群。第1元件群的多个芯片以使各自的垫排列边朝相同方向、且电极垫不相互重叠的方式呈阶梯状积层。第2元件群的多个芯片以使各自的垫排列边朝相同方向、且电极垫不相互重叠的方式，朝与第1元件群的阶梯部相反的方向呈阶梯状积层。在这种半导体装置中，提出使第2元件群的多个芯片中最下段的芯片的厚度比其它芯片的厚度厚。

发明内容

本发明的实施方式提供一种能够兼顾整体的薄化与线接合性的提高的半导体装置。

根据本发明的实施方式，半导体装置具备：配线衬底；第1芯片群，具有在所述配线衬底之上呈阶梯状积层的多个第1半导体芯片；第2芯片群，具有在所述第1芯片群之上呈阶梯状积层的多个第2半导体芯片；第3半导体芯片，设置在所述第1芯片群与所述第2芯片群之间；第1金属线，将所述第1芯片群与所述配线衬底连接；第2金属线，将所述第2芯片群与所述配线衬底连接；以及第3金属线，将所述第3半导体芯片与所述配线衬底连接。所述多个第1半导体芯片各自具有：第1端部，越靠下段的第1半导体芯片比上段的第1半导体芯片更朝第1方向突出而形成；以及第1电极垫，设置在所述第1端部，且接合着所述第1金属线。所述多个第2半导体芯片各自具有：第2端部，越靠下段的第2半导体芯片比上段的第2半导体芯片更朝与所述第1方向相反的第2方向突出；以及第2电极垫，设置在所述第2端部，且接合着所述第2金属线。所述第3半导体芯片具有：第1部分，重叠在所述第1芯片群之上；第2部分，比所述第1芯片群及所述第2芯片群更朝所述第2方向突出，且比所述第1部分厚；以及第3电极垫，设置在所述第2部分，且接合着所述第3金属线。

附图说明

图1是本发明的实施方式的半导体装置的示意剖视图。

图2是本发明的实施方式的半导体装置的一部分的示意放大剖视图。

图3是本发明的实施方式的半导体装置的一部分的示意放大俯视图。

图4(a)及(b)是表示本发明的实施方式的半导体装置的制造方法的示意剖视图。

图5(a)及(b)是表示本发明的实施方式的半导体装置的制造方法的示意剖视图。

图6(a)及(b)是表示本发明的实施方式的半导体装置的制造方法的示意剖视图。

图7(a)及(b)是表示本发明的实施方式的半导体装置的制造方法的示意剖视图。

图8(a)～(c)是表示本发明的实施方式的半导体装置的制造方法的示意剖视图。

图9是本发明的实施方式的半导体装置的一部分的示意放大剖视图。

图10是比较例的半导体装置的示意剖视图。

具体实施方式