[发明专利]半导体装置及其制造方法

说明书

本发明的实施方式提供能够小型化及低成本化的半导体装置及其制造方法。本发明的实施方式的半导体装置具备：基础部件；第1积层体，包含交替积层在与所述基础部件的表面交叉的第1方向的第1半导体芯片与第2半导体芯片；及第2积层体，在沿所述基础部件的所述表面的第2方向与所述第1积层体排列配置，且包含交替积层在所述第1方向的其他第1半导体芯片与其他第2半导体芯片。所述第1积层体包含与所述基础部件连接的最下层的第1半导体芯片，所述第2积层体包含与所述基础部件连接的最下层的第2半导体芯片。

[相关申请案]

本申请案享有以日本专利申请案2018-55029号(申请日：2018年3月22日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及半导体装置及其制造方法。

背景技术

例如存在如下半导体存储器件，其具有将积层在基板上的多个半导体存储器芯片树脂铸模的构造。此种半导体装置中，随着存储容量的大容量化，芯片的积层数增大，从而器件的尺寸变大，并且制造成本上升。

发明内容

本发明的实施方式提供能够小型化及低成本化的半导体装置及其制造方法。

本发明的实施方式的半导体装置具备：基础部件；第1积层体，包含交替积层在与所述基础部件的表面交叉的第1方向的第1半导体芯片与第2半导体芯片；及第2积层体，在沿所述基础部件的所述表面的第2方向与所述第1积层体排列配置，且包含交替积层在所述第1方向的其他第1半导体芯片与其他第2半导体芯片。所述第1积层体包含与所述基础部件连接的最下层的第1半导体芯片，所述第2积层体包含与所述基础部件连接的最下层的第2半导体芯片。

附图说明

图1及图2是表示实施方式的半导体装置的示意图。

图3及图4是表示实施方式的半导体装置的构成的示意图。

图5～图8是表示实施方式的半导体装置中所包含的半导体芯片的示意剖视图。

图9～图13是表示实施方式的半导体装置的制造方法的示意剖视图。

图14及图15是表示比较例的半导体装置的构成的示意图。

具体实施方式

以下，参照图式对实施方式进行说明。对图式中的相同部分附上相同编号并适当省略其详细说明，且对不同部分进行说明。另外，图式为示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小比率等未必与现实情况相同。此外，即便在表示相同部分的情况下，也存在根据图式的不同而不同地表示相互的尺寸或比率的情况。

进而，使用各图中所示的X轴、Y轴及Z轴对各部分的配置及构成进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。此外，存在将Z方向设为上方，且将其相反方向设为下方进行说明的情况。

图1及图2是表示实施方式的半导体装置1的示意图。图1是表示半导体装置1的构造的剖视图，图2是表示半导体装置1的上表面的示意俯视图。

半导体装置1为例如大容量的非易失性存储装置，包含基础部件10、积层体20A、及积层体20B。积层体20A及20B配置在基础部件10之上。

积层体20A及20B在沿基础部件10的上表面的X方向上排列配置。积层体20A及20B分别包含有在与基础部件10的上表面交叉的方向上，例如在Z方向上交替积层的多个半导体芯片CA与多个半导体芯片CB。积层体20A及20B例如树脂铸模在基础部件10之上。

积层体20A包含位于与基础部件10连接的最下层的半导体芯片CA。此外，积层体20B包含位于与基础部件10连接的最下层的半导体芯片CB。