[发明专利]一种人构性高介电常数的介电薄膜及其制备方法

说明书

本发明公开了一种人构性高介电常数的介电薄膜及其制备方法。该介电薄膜包括多个周期性重叠的子薄膜单元，每个单元由低漏电材料的子薄膜与高介电材料的子薄膜重叠构成，每一层子薄膜的厚度均小于1nm；介电薄膜的最底层和最上层均为低漏电材料的子薄膜；低漏电材料和高介电材料的子薄膜均可以采用一种或多种不同材料；当介电薄膜采用多种不同材料时，每个子薄膜单元中，各子薄膜由最底层按漏电流先递增再递减的顺序排列，或按禁带宽度先递减再递增的顺序排列。本发明的人构性高介电常数介电薄膜具有高介电常数和低漏电流，可以用但不限于原子层沉积、化学气相沉积方法在低于300摄氏度的温度下制备而成，满足低温制备的需求。

技术领域

本发明涉及电子技术领域，尤其涉及一种人构性高介电常数介电薄膜结构及其制备方法。

背景技术

高介电常数介电薄膜因在晶体管、存储器、薄膜电容等超大规模集成电路基本单元电子器件中的广泛应用而被持续关注，这些器件要求介电薄膜不仅要拥有高的介电常数而且须有低的漏电流。新近发展起来的玻璃或柔性衬底上的巨微集成电子或光电子系统更要求高介电常数介电薄膜必须在低温下沉积而成。

已见报道的研究(Davide Ceresoli and David Vanderbilt,Structural anddielectric properties of amorphous ZrO2and HfO2,Phys.Rev.B 74,125108–Published 13September 2006)或专利(如CN102208442A)，主要集中在硅酸铪、硅酸锆、二氧化铪、二氧化锆或它们与其他材料叠成的复合薄膜，但用这些薄膜作为MIM单板平面电容中的介质，其电容密度很难超过20fF/um²，而且薄膜的物理厚度都为几或十几纳米，这使得薄膜很容易被机械击穿和电击穿，从而影响器件的可靠性。

发明内容

针对以上现有介电薄膜存在的不足，本发明提供一种能满足大规模集成电路、巨微电子或光电子集成系统所需求的高介电常数、低漏电流、可在低温下制备、可靠性良好的高介电常数介电薄膜。同时，本发明提供一种制备该介电薄膜的方法。

本发明的目的通过以下技术方案实现：

一种人构性高介电常数的介电薄膜，该介电薄膜包括多个周期性重叠的子薄膜单元，每个子薄膜单元由低漏电材料的子薄膜与高介电材料的子薄膜重叠构成，每一层子薄膜的厚度均小于1nm；所述介电薄膜的最底层和最上层均为低漏电材料的子薄膜；所述低漏电材料的子薄膜采用一种或者多种不同材料；所述高介电材料的子薄膜采用一种或者多种不同材料；当所述介电薄膜采用多种不同材料时，每个子薄膜单元中，各子薄膜由最底层按漏电流先递增再递减的顺序排列，或按禁带宽度先递减再递增的顺序排列。

进一步地，每个子薄膜单元中，最底层的子薄膜为介电常数最小的子薄膜。

进一步地，所述低漏电材料的子薄膜采用本征的或掺杂的氧化铪、硅酸铪、氧化锆、硅酸锆、钆酸镧、氧化硅、氮化硅、氮氧化硅、氧化钽或以它们为基础的合金、混晶中的一种或者多种；所述高介电材料的子薄膜采用本征的或掺杂的氧化钛、SrTiOx、ZnOx或以它们为基础的合金、混晶中的一种或者多种。

进一步地，所述介电薄膜的下表面、上表面、或分别在其上表面和下表面设有一层几纳米厚的漏电流阻挡层；所述漏电流阻挡层采用无机氧化物材料或有机自组装单分子层材料。

本发明一种人构性高介电常数的介电薄膜的制备方法，包括如下步骤：

(1)在基底上生长厚度小于1nm的低漏电材料的子薄膜，然后在该子薄膜上生长厚度小于1nm的高介电材料的子薄膜；