[发明专利]一种电源上下电的防过冲电路

说明书

本发明揭示了一种电源上下电的防过冲电路，接入到由输入差分对管及放大电路构成的基本电路，特征在于该防过冲电路由电流镜IO，NMOS管MN8、MN9及电阻R1构成，其中电流镜IO的一端与基本电路的AVDD端相接，电流镜IO的另一端、电阻R1的一端、MN8的漏极和栅极以及放大电路中NMOS管MN6的栅极共联于节点D，MN8的源极与MN9的漏极和栅极共联，MN9的源极及电阻R1的另一端相接于AVSS端，通过电阻R1拉低D点电压至0，关断NMOS管MN6，同时抬高NMOS管MN6的漏极电压，关断基本电路输出的PMOS管MP8，拉低输出电压。应用本发明该防过冲电路，省却了使用电容，降低了芯片的占用面积，通过能响应各种快慢节奏的电源上下电过程，能有效避免引起系统失调。

技术领域

本发明涉及一种针对微电子应用系统上下电的安全防护改善，尤其涉及一种电源上下电的防过冲电路。

背景技术

在常见的微电子应用系统中，如图1所示，在电源上下电时，运放输出电压VO会超过VREF；极易会影响后级系统的功能；尤其在有些应用中，输出电压VO的过冲，会对后级系统的使用寿命造成不良影响，甚至直接损毁。

在现有的技术中，为了防止此类系统电源上下电可能的过冲损害，已有提出常见的防过冲电路如图2所示。该电路虽然能取得一定的防过冲效果，然而也不可忽视地存在多方面缺陷，其一便是其中所需的电阻和电容器件值均较大，由此无形中增加了电路的整体面积，其二在电源很慢的上下电时，不能正常工作，无法防止输出电压的过冲。

发明内容

鉴于上述现有技术的不足，本发明的目的旨在提出一种电源上下电的防过冲电路，解决系统稳定性问题。

本发明实现上述目的的技术解决方案是，一种电源上下电的防过冲电路，接入到由输入差分对管及放大电路构成的基本电路，其特征在于：所述防过冲电路由电流镜IO，NMOS管MN8、MN9及电阻R1构成，其中电流镜IO的一端与基本电路的AVDD端相接，电流镜IO的另一端、电阻R1的一端、MN8的漏极和栅极以及放大电路中NMOS管MN6的栅极共联于节点D，MN8的源极与MN9的漏极和栅极共联，MN9的源极及电阻R1的另一端相接于AVSS端，通过电阻R1拉低D点电压至0，关断NMOS管MN6，同时抬高NMOS管MN6的漏极电压，关断基本电路输出的PMOS管MP8，拉低输出电压。

进一步地，所述输入差分对管由电流源和PMOS管MP1、MP2相接构成，其中电流源一端与基本电路的AVDD端相接，电流源的另一端与MP1、MP2共源共联，MP1的漏极与放大电路中NMOS管MN3的源极、NMOS管MN1的漏极共联于节点A，MP2的漏极与放大电路中NMOS管MN4的源极、NMOS管MN2的漏极共联于节点B。

进一步地，所述放大电路为折叠共源共栅结构的共模抑制放大电路。

更进一步地，所述放大电路由PMOS管MP3、MP4、MP5、MP6、MP7、MP8和NMOS管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8配合电容CC1、电容CC2相接构成，其中MP3、MP4、MP8共源相接于AVDD端，MP3、MP4的共栅极与MP5、MN5的共漏极共联于节点C，MP3的漏极与MP5的源极相接，MP4的漏极与MP6的源极相接于电容CC1的一端，MP5和MP6共栅相接，MP6的漏极、MP7的源极、MN6的漏极与MP8的栅极共联于节点E；MN1、MN2、MN7共源相接于AVSS端，MN1和MN2共栅相接，MN3和MN4共栅相接，MN3的漏极与MN5的源极想接，MN4的源极与MN2的漏极相接于电容CC2的一端，MN4的漏极、MP7的漏极、MN6的源极与MN7的栅极共联；电容CC1、电容CC2两者的另一端与MP7、MP8的共漏极共联。

应用本发明的防过冲电路，具备突出的实质性特点和显著的进步性：该防过冲电路省却了使用电容，降低了芯片的占用面积，通过能响应各种快慢节奏的电源上下电过程，能有效避免引起系统失调。

附图说明