[发明专利]半导体装置的制造方法及粘接层叠体在审

专利信息
申请号: 201810862224.1 申请日: 2018-08-01
公开(公告)号: CN109390240A 公开(公告)日: 2019-02-26
发明(设计)人: 冈本直也;山田忠知;菊池和浩 申请(专利权)人: 琳得科株式会社
主分类号: H01L21/56 分类号: H01L21/56;H01L23/485;C09J7/22;C09J7/30;C09J7/38;C09J201/00;C09J11/04;C09J11/06
代理公司: 北京市柳沈律师事务所 11105 代理人: 王利波
地址: 日本*** 国省代码: 日本;JP
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摘要:
搜索关键词: 半导体元件 密封体 半导体装置 固化粘接剂 再布线层 粘接剂层 电连接 剥离 外部端子电极 密封树脂层 粘贴基材 层叠体 基材 粘接 固化 密封 制造
【说明书】:

发明提供一种半导体装置的制造方法,该方法具有以下工序:夹隔着粘接剂层粘贴基材(11)和半导体元件的工序;使所述粘接剂层固化而形成固化粘接剂层(12A)的工序;将多个所述半导体元件密封而形成具有密封树脂层的密封体(3)的工序;将基材(11)从密封体(3)上剥离而不将所述固化粘接剂层(12A)从密封体(3)上剥离的工序;形成与所述半导体元件电连接的再布线层的工序;以及使外部端子电极与所述再布线层电连接的工序。

技术领域

本发明涉及半导体装置的制造方法及粘接层叠体。

背景技术

近年来,电子设备的小型化、轻质化及高功能化不断发展。对于电子设备所搭载的半导体装置也要求小型化、薄型化及高密度化。半导体芯片(有时简称为芯片)有时安装在接近其尺寸的封装中。这样的封装有时也被称为芯片尺寸封装(Chip Scale Package;CSP)。作为制造CSP的工艺之一,可以举出晶圆级封装(Wafer Level Package;WLP)。在WLP中,在通过切割将封装单片化之前在芯片电路形成面上形成外部电极等,最终将包含芯片的封装晶片切割,进行单片化。作为WLP,可以列举扇入(Fan-In)型和扇出(Fan-Out)型。在扇出型的WLP(以下,有时简称为FO-WLP)中,用密封构件包覆半导体芯片,使其成为比芯片尺寸大的区域,形成半导体芯片密封体,不仅在半导体芯片的电路面,而且在密封构件的表面区域也形成再布线层及外部电极。

例如,文献1(日本特开2012-62372号公报)中记载了在WLP等制造方法中使用的芯片临时固定用粘合胶带。文献1中记载了以下内容:该粘合胶带用于防止因树脂密封时的压力而无法保持芯片、从指定位置偏离的不良情况。这样的不良情况有时被称为芯片偏移。

然而,文献1中记载的粘合胶带是临时固定用胶带,因此粘合力低,存在因树脂密封时的压力而使芯片偏离指定位置的隐患。

发明内容

本发明的目的在于提供一种能够抑制因树脂密封时的压力而使芯片等半导体元件从指定位置偏离的不良情况、且可以实现高功能化的半导体装置的制造方法、以及该制造方法所使用的粘接层叠体。

本发明的一个方式的半导体装置的制造方法具有以下工序:夹隔着粘接剂层粘贴基材和半导体元件的工序;使所述粘接剂层固化而形成固化粘接剂层的工序;将多个所述半导体元件密封,形成具有密封树脂层的密封体的工序;将所述基材从所述密封体上剥离而不将所述固化粘接剂层从所述密封体上剥离的工序;形成与所述半导体元件电连接的再布线层的工序;以及使外部端子电极与所述再布线层电连接的工序。

在本发明的一个方式的半导体装置的制造方法中,优选将多个所述半导体元件粘贴于具有所述基材和所述粘接剂层的粘接层叠体的所述粘接剂层。

在本发明的一个方式的半导体装置的制造方法中,优选所述粘接剂层直接层叠于所述基材。

在本发明的一个方式的半导体装置的制造方法中,优选在所述粘接剂层与所述基材之间包含粘合剂层。

在本发明的一个方式的半导体装置的制造方法中,将所述基材从所述密封体上剥离的工序优选为不将所述固化粘接剂层从所述密封体上剥离而在所述粘合剂层与所述固化粘接剂层的界面处剥离的工序。

在本发明的一个方式的半导体装置的制造方法中,所述粘合剂层优选为热膨胀性粘合剂层。

在本发明的一个方式的半导体装置的制造方法中,所述半导体元件优选具有所述粘接剂层。

在本发明的一个方式的半导体装置的制造方法中,优选所述半导体元件的所述粘接剂层贴合于所述具有基材和粘合剂层的粘合片的所述粘合剂层。

在本发明的一个方式的半导体装置的制造方法中,将所述基材从所述密封体上剥离的工序优选为不将所述固化粘接剂层从所述密封体上剥离而在所述粘合剂层与所述固化粘接剂层的界面处剥离的工序。

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