[发明专利]比特判断方法、存储器控制电路单元以及存储器存储装置

说明书

本发明提出一种比特判断方法、存储器控制电路单元与存储器存储装置。所述方法包括：读取第一存储单元的第一存储状态以获得第一有效比特的第一数值；读取第一存储单元的第一存储状态以获得第二有效比特的第二数值；根据第二数值执行第一解码操作以获得解码后的第二有效比特的第三数值；根据第一存储状态以及第三数值所对应的第二存储状态，判断第一有效比特是否为特殊比特；以及当第一有效比特为特殊比特时，执行一相对应的解码操作。

技术领域

本发明涉及一种比特判断方法、存储器控制电路单元以及存储器存储装置。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，为了确保可复写式非易失性存储器模块所存储的数据的正确性，在将某一数据存储至可复写式非易失性存储器模块之前，此数据会先被编码。编码后的数据(包含原始数据与错误更正码)会被存储至可复写式非易失性存储器模块中。往后，编码后的数据可从可复写式非易失性存储器模块中被读取并且解码以更正其中可能存在的错误。以往错误更正码多使用代数解码算法，如(BCH code)，而目前机率解码算法，如低密度奇偶检查码(low density parity code，以下也称为LDPC)，则逐渐成熟。低密度奇偶检查码是使用一个稀疏矩阵(sparse matrix)来编码与解码。

LDPC码通常会被定义为一个同位检查矩阵(parity-check matrix)，且可以利用双分图(bipartite graph)来表达，其中双分图是有关于上述的坦纳图。双分图为一种由多个顶点所构成的图型，且该些顶点会被划分为两种不同的类型，而LDPC码得以由多个顶点所构成的双分图所表示。该些顶点中的一部分被称为变数节点(variable node)，而其他顶点则被称为检查节点(check node)。该些变数节点为一对一的映射到该些已编码的数据比特(也称为码字，codeword)。变数节点也可称为信息节点(message node)或是比特节点(bit node)。检查节点也可称为奇偶节点(parity node)。

一般来说，LDPC解码器会在迭代解码操作中，经由未满足检查节点(unsatisfiedcheck node)信息或是对数似然比值(log-likelihood ratio，LLR)来进行解码。

然而，在比特错误率(bit error rate)方面，于进行迭代解码的过程中可能会遭遇到例如高可靠度错误(High reliable error，以下称HRE)的问题。HRE所造成的原因可能起因于总线的错误或可复写式非易失性存储器制程上的问题，导致存储器控制器欲将一存储单元程序化至一存储状态时，该存储单元被程序化后其实际的存储状态却是与原本预期的存储状态差异极大的另一存储状态。举例来说，当存储器控制器欲将一存储单元程序化至“110”的存储状态时，该存储单元被程序化后实际的存储状态却是“010”。而在可复写式非易失性存储器的一存储状态的分部图中，值为“110”的存储状态与值为“010”的彼此并不相邻并且彼此之间间隔一个以上存储状态。换句话说，若存储单元被程序化后其实际的存储状态是与原本预期的存储状态差异极大的另一存储状态，且此两个存储状态在可复写式非易失性存储器的存储状态的分部图中彼此不相邻且彼此之间间隔多个存储状态，则可以判断可复写式非易失性存储器发生HRE。一般来说，使用属于HRE的比特(以下称为，HRE比特)执行LDPC解码时，会导致比特错误率的错误地面区(error floor region)与解码器的解码收敛速度(decoding converging speed)的降低，进而可能导致解码失败。因此，如何检测HRE比特，并且根据所检测得的HRE比特解决发散的对数似然比值(以下也称，LLR)以提升LDPC解码的效能，为此领域技术人员所关心的议题。

发明内容