[发明专利]半导体存储装置

权利要求书

1.一种半导体存储装置，其特征在于具备：

存储器单元阵列，包含分别具有多个存储器单元的第1及第2存储块；

第1及第2缓冲电路，分别与所述第1及第2存储块对应；

数据通路，连接于所述第1及第2缓冲电路；

时钟产生电路，产生时钟信号；

第1时钟信号线，连接在所述时钟产生电路；

第2时钟信号线，从一端朝向另一端依序连接着所述第1缓冲电路及所述第2缓冲电路；

第1三态缓冲器，输入端子连接在所述第1时钟信号线，输出端子连接在所述第2时钟信号线的一端，并根据第1信号动作；以及

第2三态缓冲器，输入端子连接在所述第1时钟信号线，输出端子连接在所述第2时钟信号线的另一端，并根据第2信号动作；且

在写入动作时，对于所述第1及第2缓冲电路，经由所述第1三态缓冲器输入所述时钟信号；

在读出动作时，对于所述第1及第2缓冲电路，经由所述第2三态缓冲器输入所述时钟信号。

2.根据权利要求1所述的半导体存储装置，其特征在于所述第1及第2缓冲电路在所述写入动作时，根据所述时钟信号从所述数据通路输入写入数据，在所述读出动作时，根据所述时钟信号向所述数据通路输出读出数据。

3.根据权利要求1或2所述的半导体存储装置，其特征在于还具备连接在所述数据通路的一端的触发器电路，且

从所述数据通路的所述一端朝向所述数据通路的另一端依序连接着所述第1缓冲电路及所述第2缓冲电路。

4.根据权利要求1或2所述的半导体存储装置，其特征在于所述数据通路及所述第2时钟信号线是沿着第1方向配置，且

在所述写入动作及所述读出动作中，所述数据通路中的数据的发送方向与所述第2时钟信号线中的所述时钟信号的发送方向相同。

5.根据权利要求1所述的半导体存储装置，其特征在于所述存储器单元阵列、所述第1及第2缓冲电路、所述数据通路、所述时钟产生电路、所述第1时钟信号线、所述第2时钟信号线、所述第1三态缓冲器、及所述第2三态缓冲器形成在单一半导体芯片上。

6.一种半导体存储装置，其特征在于具备：

第1及第2平面，分别包含具有多个存储器单元的存储器单元阵列；

数据通路，从一端朝向另一端依序连接着所述第1及第2平面；

时钟产生电路，产生第1及第2时钟信号；

第1及第2时钟信号线，一端连接在所述时钟产生电路，并分别发送所述第1及第2时钟信号；

第3时钟信号线，连接在所述第1平面；

第4时钟信号线，连接在所述第2平面；

第1三态缓冲器，输入端子连接在所述第1时钟信号线，输出端子连接在所述第3时钟信号线的一端，并根据第1信号动作；

第2三态缓冲器，输入端子连接在所述第1时钟信号线，输出端子连接在所述第3时钟信号线的另一端，并根据第2信号动作；

第3三态缓冲器，输入端子连接在所述第1时钟信号线，输出端子连接在所述第4时钟信号线的一端，并根据第3信号动作；

第4三态缓冲器，输入端子连接在所述第1时钟信号线，输出端子连接在所述第4时钟信号线的另一端，并根据第4信号动作；

触发器电路，连接在所述数据通路的一端，并根据所述第2时钟信号锁存读出数据；及

第1及第2切换电路，从所述第2时钟信号线的所述一端朝向所述第2时钟信号线的另一端依序连接；且

从所述第1时钟信号线的所述一端朝向所述第1时钟信号线的另一端依序连接着所述第1至第4三态缓冲器；

在所述第1平面的读出动作时，对于所述第1平面，经由所述第2三态缓冲器输入所述第1时钟信号，对于所述触发器电路，经由所述第1切换电路输入所述第2时钟信号；

在所述第2平面的读出动作时，对于所述第2平面，经由所述第4三态缓冲器输入所述第1时钟信号，对于所述触发器电路，经由所述第1及第2切换电路输入所述第2时钟信号。

7.根据权利要求6所述的半导体存储装置，其特征在于所述第1及第2平面的各个分别包含根据所述第1时钟信号进行数据的输入输出的缓冲电路。

8.根据权利要求6所述的半导体存储装置，其特征在于所述存储器单元阵列、所述第1及第2缓冲电路、所述数据通路、所述时钟产生电路、所述第1时钟信号线、所述第2时钟信号线、所述第1三态缓冲器、及所述第2三态缓冲器形成在单一半导体芯片上。