[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种能够提高可靠性的半导体存储装置。根据实施方式，半导体存储装置包含存储器单元阵列30、第1时钟信号线C1L、从一端朝向另一端依序连接着第1缓冲电路及第2缓冲电路35的第2时钟信号线P0C1L、连接在第2时钟信号线P0C1L的一端的第1三态缓冲器200、及连接在第2时钟信号线P0C1L的另一端的第2三态缓冲器201。写入动作时，对于第1及第2缓冲电路35，经由第1三态缓冲器200输入时钟信号CLK1，读出动作时，对于第1及第2缓冲电路35，经由第2三态缓冲器201输入时钟信号CLK1。

[相关申请]

本申请享有以日本专利申请2018-28623号(申请日：2018年2月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(NOT AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够提高可靠性的半导体存储装置。

实施方式的半导体存储装置包含：存储器单元阵列，包含分别具有多个存储器单元的第1及第2存储块；第1及第2缓冲电路，分别与第1及第2存储块对应；数据总线，连接在第1及第2缓冲电路；时钟产生电路，产生时钟信号；第1时钟信号线，连接在时钟产生电路；第2时钟信号线，从一端朝向另一端依序连接着第1及第2缓冲电路；第1三态缓冲器，输入端子连接在第1时钟信号线，输出端子连接在第2时钟信号线的一端，并根据第1信号动作；及第2三态缓冲器，输入端子连接在第1时钟信号线，输出端子连接在第2时钟信号线的另一端，并根据第2信号动作。在写入动作时，对于第1及第2缓冲电路，经由第1三态缓冲器输入时钟信号，在读出动作时，对于第1及第2缓冲电路，经由第2三态缓冲器输入时钟信号。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置具备的平面的框图。

图3是第1实施方式的半导体存储装置具备的存储器单元阵列的电路图。

图4是第1实施方式的半导体存储装置具备的存储器单元阵列的剖视图。

图5是表示第1实施方式的半导体存储装置具备的平面与时钟信号线及数据总线的连接的图。

图6是表示在第1实施方式的半导体存储装置中，在写入动作时发送至平面的第1时钟信号与写入数据的发送路径的图。

图7是表示在第1实施方式的半导体存储装置中，在读出动作时发送至平面的第1时钟信号与从平面读出的读出数据的发送路径的图。

图8是比较例中的读出动作时的时钟信号与读出数据的时序图。

图9是第1实施方式的半导体存储装置中的读出动作时的时钟信号与读出数据的时序图。

图10是表示第2实施方式的半导体存储装置具备的连接在平面PLN0、平面PLN4、平面PLN8、及平面PLN12的第1时钟信号线及数据总线、以及连接在第1触发器电路的第2时钟信号线的图。

图11是表示第2实施方式的半导体存储装置中的平面PLN0的读出动作时的第1及第2时钟信号的发送路径的图。

图12是表示第2实施方式的半导体存储装置中的平面PLN12的读出动作时的第1及第2时钟信号的发送路径的图。

图13是比较例中的读出动作时的时钟信号与读出数据的时序图。

图14是第2实施方式的半导体存储装置中的读出动作时的时钟信号与读出数据的时序图。

具体实施方式