[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。所述3D存储器件包括：第一阵列结构，第一阵列结构包括第一衬底、位于第一衬底上的第一栅叠层结构、以及贯穿第一栅叠层结构的多个第一沟道柱；第二阵列结构，堆叠在第一阵列结构上方，第二阵列结构包括第二衬底、位于第二衬底上的第二栅叠层结构、以及贯穿第二栅叠层结构的多个第二沟道柱，以及互连结构，位于第一阵列结构和第二阵列结构之间并且包括多条位线，其中，所述多个第二沟道柱分别穿过所述第二衬底连接至所述多条位线，以及经由所述多条位线连接至所述多个第一沟道柱中的相应一个沟道柱。该3D存储器件中的位线兼作为不同层面的阵列结构之间的互连，从而可以减小3D存储器件的尺寸以及提高产品良率。

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，可以堆叠多个层面的阵列结构以提高存储密度。例如，对于128个层面的存储单元，可以采用两个阵列结构堆叠而成，每个阵列结构包括多个(例如32或64个)层面的存储单元串，两个阵列结构的存储单元串彼此互连。每个阵列结构包括叠层结构和贯穿叠层结构的沟道柱，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层和栅介质叠层，以及采用贯穿叠层结构的导电通道实现存储单元串的互连。叠层结构中的栅极导体与导电通道彼此距离接近，二者之间由绝缘层隔开。

期望进一步改进3D存储器件的结构及其制造方法，不仅提高3D存储器件的存储密度，而且进一步简化制造工艺，降低制造成本，提高良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，在互连结构中形成位线，使得位线兼作为不同层面的阵列结构之间的互连，从而可以简化制造工艺和减小3D存储器件的尺寸。

根据本发明的第一方面，提供一种3D存储器件，包括:第一阵列结构，所述第一阵列结构包括第一衬底、位于所述第一衬底上的第一栅叠层结构、以及贯穿所述第一栅叠层结构的多个第一沟道柱；第二阵列结构，堆叠在所述第一阵列结构上方，所述第二阵列结构包括第二衬底、位于所述第二衬底上的第二栅叠层结构、以及贯穿所述第二栅叠层结构的多个第二沟道柱，以及互连结构，位于所述第一阵列结构和所述第二阵列结构之间并且包括多条位线，其中，所述多个第二沟道柱分别穿过所述第二衬底连接至所述多条位线，以及经由所述多条位线连接至所述多个第一沟道柱中的相应一个沟道柱。

优选地，所述第一栅叠层结构和所述第二栅叠层结构分别包括交替堆叠的多个栅极导体层和多个层间绝缘层，并且所述多个栅极导体层图案化为台阶状，从而形成台阶区域，在所述台阶区域提供字线的电连接区。

优选地，在所述第一阵列结构中，所述多个第一沟道柱位于所述第一栅叠层结构的中间区域，在所述第二阵列结构中，所述多个第二沟道位于所述第二栅叠层结构的中间区域。

优选地，所述第一阵列结构还包括位于所述台阶区域的多个第一伪沟道柱，所述多个第一伪沟道柱贯穿所述第一栅叠层结构中的一部分栅极导体层且未连接至所述多条位线，所述第二阵列结构还包括位于所述台阶区域的多个第二伪沟道柱，所述多个第二伪沟道柱贯穿所述第二栅叠层结构中的一部分栅极导体层且未连接至所述多条位线。