[发明专利]制造半导体器件的方法和半导体器件

说明书

制造半导体器件的方法，包括：在半导体衬底上方形成具有第一组成的第一半导体层，以及在第一半导体层上方形成具有第二组成的第二半导体层。在第二半导体层上方形成具有第一组成的另一第一半导体层。在另一第一半导体层上方形成具有第三组成的第三半导体层。图案化第一半导体层、第二半导体层和第三半导体层以形成鳍结构。去除第三半导体层的部分，从而形成包括第二半导体层的纳米线，并且形成围绕纳米线导电材料。第一半导体层、第二半导体层和第三半导体层包括不同的材料。本发明实施例涉及制造半导体器件的方法和半导体器件。

技术领域

本发明实施例涉及制造半导体集成电路的方法，并且更具体地，涉及制造包括鳍式场效应晶体管(FinFET)和全环栅(GAA)FET的半导体器件的方法和半导体器件。

背景技术

在追求更高的器件密度、更高的性能和更低的成本的过程中，随着半导体工业已经进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如多栅极场效应晶体管(FET)(包括鳍式场效应晶体管(FinFET)和全环栅(GAA)FET)的三维设计的发展。在FinFET中，栅电极邻近于沟道区域的三个侧面，其中，栅极介电层插入在它们之间。因为栅极结构围绕(包裹)鳍的三个表面，所以晶体管实质具有三个栅极来控制通过鳍或沟道区域的电流。不幸地，第四侧(沟道的底部)远离栅电极，并且因此不在邻近的栅极控制下。相比之下，在GAA FET中，沟道区域的所有侧面均由栅电极围绕，这允许沟道区域中更充分的耗尽，并且由于更陡峭的亚阈值电流摆幅(SS)和更小的漏致势垒降低(DIBL)而使得短沟道效应减少。随着晶体管尺寸持续按比例缩小至10至15nm以下的技术节点，需要GAA FET的进一步改进。

发明内容

根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：在半导体衬底上方形成具有第一组成的第一半导体层；在所述第一半导体层上方形成具有第二组成的第二半导体层；在所述第二半导体层上方形成具有所述第一组成的另一第一半导体层；在所述另一第一半导体层上方形成具有第三组成的第三半导体层；图案化所述第一半导体层、所述第二半导体层和所述第三半导体层以形成鳍结构；去除所述第三半导体层的部分，从而形成包括所述第二半导体层的纳米线；以及形成围绕所述纳米线的导电材料，其中，所述第一半导体层、所述第二半导体层和所述第三半导体层包括不同的材料。

根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：在半导体衬底上方形成鳍结构，其中，第一半导体层A、第二半导体层B和第三半导体层C以重复序列ABAC堆叠，其中，所述第一半导体层、所述第二半导体层和所述第三半导体层包括不同的材料；形成牺牲栅极结构，所述牺牲栅极结构限定所述鳍结构上方的栅极区域；从所述鳍结构的未由所述牺牲栅极结构覆盖的源极/漏极区域去除所述第三半导体层；在所述源极/漏极区域中形成源极/漏极外延层；去除所述牺牲栅极结构；从所述栅极区域去除所述第三半导体层；以及在所述栅极区域中形成栅电极结构，其中，所述栅电极结构包裹环绕所述第一半导体层和所述第二半导体层。

根据本发明的又一些实施例，还提供了一种半导体器件，包括：至少一条半导体纳米线，设置在半导体衬底上方；栅极结构，包裹环绕所述至少一条半导体纳米线；以及源极/漏极结构，设置在所述栅极结构的相对侧上的所述半导体衬底上方，其中，所述至少一条半导体纳米线包括由第一半导体材料组成的两个相对的层，第二半导体材料的层夹在所述两个相对的层之间，所述第二半导体材料与所述第一半导体材料不同。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的实施例的示出制造工艺阶段的一个的GAA FET半导体器件的等轴视图。

图2示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个的截面图。

图3示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个的截面图。