[发明专利]一种占空比稳定数字控制单级多时钟相位插值器

说明书

本发明公开了一种占空比稳定数字控制单级多时钟相位插值器，具有输入时钟信号CKI和CKQ，包括：数字控制选择单元、数字相位插值单元和数据选择器；主要是应用于各种高速时钟数据恢复采集系统中，在系统中提供精确的多相位时钟，有利系统选择最优采样时钟相位。本发明提供了一种占空比稳定数字控制单级多时钟相位插值器对输入要求简单，只需要两个相位差的数字输入高低电平信号，相位插值器内部时序控制逻辑电路简单，相位插值器可以输出占空比不变的高精度多相位的时钟。

技术领域

本发明涉及相位插值技术领域，更具体的说是涉及一种占空比稳定数字控制单级多时钟相位插值器。

背景技术

时钟相位内插器能够提供精确地多相时钟相位，广泛应用于混合信号接口电路系统中，尤其是在高速时钟数据恢复系统(CDR)中。系统通过选择精确的时钟相位，恢复出合理的用于采样数据的时钟，保证准确的采样数据。

相位插值器主要实现的方式有一下几种方式：基于电流模式逻辑(CML)单元的模拟相位插值器；基于反相器的纯数字相位插值器；基于DLL产生的数字相位插值器。

基于CML的模拟相位插值器可以提供高的带宽，很好的线性度，但是由于基于CML单元的插值器需要固定的尾电流，需要消耗大的功耗和面积，为了保持相位插值器的线性度还需要保证插值器两个输入相位不能差别太大(通常为90度)，输入信号的幅度和斜率大小合理，这样可以保证插值单元电路内部很好的工作。这个要求提高的设计难度，缩小了插值器的应用范围，一般用于基于VCO的PLL电路中。利用VCO内部自带的多相位合适摆幅信号作为输入进行相位插值。

基于反相器的纯数字相位插值器需要输入是CMOS高低电平信号，避免了基于CML的模拟相位插值器对输入信号的幅度的要求，降低了设计难度，提升了电路的稳定性。但是，基于反相器的数字相位插值器的两个输入相位差不能相差太大，当两个相位相差远大于输入上升下降延迟时，插值功能会失效。因此，这种纯数字相位插值器只能处理相位相差很小的两个输入，应用范围受限。

最后关于CMOS电平的相位插值器，需要多个相位的输入控制时钟和复杂时序控制电路，增加了电路的复杂度，增加了对输入的要求；此外，主要对输出时钟的下降沿进行插值处理，上升沿基本上没有变化，当需要的插值的两个时钟相位相差比较大时，输出时钟的占空比发生变化，在特定的应用，比如时钟采样系统中，对时钟占空比要求很高。

因此，如何提供一种占空比稳定数字控制单级多时钟相位插值器是本领域技术人员亟需解决的问题。

发明内容

有鉴于此，本发明提供了一种占空比稳定数字控制单级多时钟相位插值器对输入要求简单，只需要两个相位差的数字输入高低电平信号，相位插值器内部时序控制逻辑电路简单，相位插值器可以输出占空比不变的高精度多相位的时钟。

为了实现上述目的，本发明提供如下技术方案：

一种占空比稳定数字控制单级多时钟相位插值器，具有输入时钟信号CKI和CKQ，包括：数字控制选择单元、数字相位插值单元和数据选择器；

其中，所述数字控制选择单元提供I_M_SEL、I_N_SEL以及CK_SEL的控制信号；所述输入时钟信号CKI和CKQ两两排列构成三种组合信号；所述组合信号、所述I_M_SEL、I_N_SEL做为所述数字相位插值单元的输入；所述数字相位插值单元设置有三个；所述数字相位插值单元的输出和所述CK_SEL做为数据选择器的输入；