[发明专利]并联MOS晶体管

说明书

本公开的实施例涉及并联MOS晶体管。提供一种电子芯片，其包括彼此并联电耦合的多个第一晶体管。多个第一隔离沟槽被包括在电子芯片中，并且第一晶体管通过第一隔离沟槽彼此分开。每个第一隔离沟槽具有深度和最大宽度，并且深度取决于最大宽度或者是最大宽度的函数。

本申请要求2017年8月16日提交的法国专利申请号17/57700的优先权，其内容通过引用以法律允许的最大程度整体并入。

技术领域

本公开一般涉及电子电路，更具体地涉及包含由并联连接的多个晶体管形成的晶体管的集成电路。

背景技术

目前在集成电路中使用隔离沟槽(更具体地，STI(浅沟槽隔离))将晶体管彼此分开和隔离。

根据沟槽应当能够在其两侧之间隔离的电位差来选择沟槽的尺寸，更具体地说是其最大宽度及其深度，最大宽度即为在形成沟槽的衬底表面的水平的沟槽宽度。例如，对于给定的使用环境，可以凭经验确定沟槽隔离两个晶体管的最小尺寸。因此，集成电路设计者选择设计规则来设定分离给定集成电路的晶体管应具有的沟槽的尺寸。尺寸小于设计规则设定的尺寸的沟槽不能提供正确的隔离，并且在相邻的晶体管之间出现漏电流。

发明内容

本文提供的一个或多个实施例克服了包括并联的多个晶体管的通常集成电路的全部或部分缺点。

一个或多个实施例提供了一种电子芯片，其包括彼此并联电耦合的多个第一晶体管。多个第一隔离沟槽被包括，并且第一晶体管通过第一隔离沟槽彼此分开。每个第一隔离沟槽具有深度和最大宽度，并且深度取决于最大宽度。

根据一个实施例，第一晶体管的栅极互连，第一晶体管的漏极区域互连，并且第一晶体管的源极区域互连。

根据一个实施例，电子芯片包括第二晶体管和第二隔离沟槽。第二晶体管通过第二隔离沟槽与多个第一晶体管分开。第二隔离沟槽具有深度和最大宽度，第二隔离沟槽的深度独立于第二隔离沟槽的最大宽度。

根据一个实施例，电子芯片包括多个第二晶体管和多个第二隔离沟槽。第二晶体管通过第二隔离沟槽彼此分开并与多个第一晶体管分开。每个第二隔离沟槽具有深度和最大宽度，并且第二隔离沟槽的深度独立于最大宽度。

根据一个实施例，第一沟槽的深度小于第二沟槽的深度。

根据一个实施例，第一沟槽的深度大于第二沟槽的深度的一半。

根据一个实施例，第二晶体管不是并联连接的。

根据一个实施例，第二隔离沟槽的最大宽度是第二晶体管之间所需的电隔离度的函数。

根据一个实施例，第一和第二晶体管具有基本相同的沟道宽度。

根据一个实施例，第一沟槽的最大宽度小于第二沟槽的最小的最大宽度的一半。

根据一个实施例，第一晶体管的沟道的宽度是第一晶体管所需的阈值电压的函数。

根据一个实施例，第一隔离沟槽具有三角形横截面。

根据一个实施例，电子芯片包括由第一晶体管形成的多个晶体管。

一个实施例提供了一种电子电路，包括诸如如上所述的芯片。

在一个或多个实施例中，提供了一种装置，其包括具有表面和第一等效晶体管的衬底。第一等效晶体管包括多个第一晶体管和位于相邻的第一晶体管之间的多个第一隔离沟槽。每个第一晶体管包括从表面延伸到衬底中并具有第一宽度的沟道、源极、漏极和栅极。第一晶体管的栅极彼此电耦合，第一晶体管的源极彼此电耦合，并且第一晶体管的漏极彼此电耦合。该装置还包括第二晶体管和位于第二晶体管和多个第一晶体管之间的第二隔离沟槽。第二隔离沟槽的第二宽度大于每个第一隔离沟槽的第一宽度。