[发明专利]一种漏电过程自控的凹入式沟道动态随机存储器单元

说明书

本发明涉及一种漏电过程自控的凹入式沟道动态随机存储器单元。其结构主要包括凹入式沟道(Recessed Channel)鳍式（Fin）访问晶体管(Access Transistor)，存储电容，以及扩展式源极金属。源极接触金属与晶体管的源极接触，并扩展到栅极与沟道之间，同时与存储电容底电极相连，扩展的源极接触金属、源极、存储电容底电极三者连接成为等电势体。与现有技术相比，本发明利用了扩展式源极接触金属控制鳍式晶体管的沟道，能实现与源极等电势的存储电容在关态漏电过程中，对亚阈值漏电通道的自我控制，进一步减小了漏电流，从而提升了存储电容上电荷的保持时间。

技术领域

本发明涉及动态随机存储器的结构设计，特别涉及动态随机存储器的存储电容的关态漏电控制方法，尤其在加入扩展式源极金属结构后，利用与其等电势的存储电容对访问晶体管沟道的控制作用，改善了该存储电容自身在亚阈值漏电路径上的漏电，实现了漏电过程的自我控制，提高了存储电容上的电荷保存时间，即数据保持时间。

背景技术

动态随机存储器（DRAM）是一种应用广泛的半导体存储器，在全球半导体集成电路市场份额中占大约10%，每年超过300亿美元，在通讯、计算机、服务器等中有着不可替代的作用。DRAM器件的核心存储单元简单，由一个访问晶体管和一个存储电容（1 Transistor-1Capacitor, 1T-1C）组成。

随着集成电路制作工艺集成度的不断增加，以1T-1C为基本存储单元的DRAM已进入40nm和20nm节点，然而进一步的提高集成度面临严重的技术瓶颈。主要原因在于，存储电容上的电荷随着访问晶体管的尺寸缩小而漏电更加严重，导致存储电容上的数据保持时间减小。在DRAM芯片中，数据平均保持时间和器件数量失效率之间存在一个经验关系，即：平均数据保持时间每降低10倍，失效率上升10⁴倍。例如，对于4Gb容量的分立式DRAM芯片，其85^oC 时数据保持时间的均值达到6.4s时，才能保证因为数据保持时间低于64ms的失效单元数量接近20个。如果存储时间为0.64s时，失效数量将达到200000个，并且失效数量还会随着失效导致的温度上升而进一步增加。因此，保持甚至提高存储电容上的数据保持时间对于DRAM进一步缩小化具有十分关键的意义。

为了提高存储电容上的数据保持时间，可以采用负字线电压或者负衬偏电压来实现极低的关态漏电流，此外，从制造工艺上可采用凹入式沟道（Recessed Channel）的访问晶体管结构，以便在缩小器件面积的同时获得较长的沟道长度，减小亚阈值通道的漏电，获得极低的关态漏电流，例如，中国专利200810109134，美国专利ＵＳ８１４８７７２Ｂ２号，美国专利ＵＳ７８００１６６Ｂ２号。同时，鳍式晶体管能提供更好的沟道控制能力，可获得很高的驱动电流和极低的截止漏电流，被用于DRAM中的访问晶体管。因此，综合以上优点，凹入式沟道鳍式访问晶体管被广泛用于DRAM存储单元中。

然而，随着集成度的不断增加，ＤＲＡＭ存储单元的尺寸仍会继续缩小至２０ｎｍ以下，访问晶体管也将进一步缩小，凹入式沟道鳍式晶体管对于访问晶体管关态漏电流大小的控制有限，存储电容上的数据保持时间要求的实现难度巨大。然而，除了考虑获得极低的关态漏电流外，减缓漏电过程也是提高存储电容上数据保持时间的有效方式，因此，具有新型漏电控制原理，结构和工艺的动态随机存储器的成为ＤＲＡＭ芯片存储产业上急需的技术。

发明内容

本发明的目的在于提供一种进一步降低关态漏电流的动态随机存储器的存储单元的基本原理及其结构，以使在访问晶体管进一步缩小的情况下，仍能保持甚至提高存储电容单元上的数据保持时间，从而延续ＤＲＡＭ存储单元减小的趋势。