[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：半导体衬底；阵列结构，位于半导体衬底上，阵列结构包括位于半导体衬底上方的栅叠层结构、以及贯穿栅叠层结构的多个导电通道；以及接触层，包括沉积形成的金属硅化物，位于半导体衬底中，其中，接触层分别与形成在半导体衬底中的有源区以及导电通道接触。该3D存储器件在衬底中形成接触层，减少了导电通道与衬底中有源区之间的接触电阻，从而为存储单元串的互联提供了很好的条件。

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，阵列结构包括叠层结构、贯穿叠层结构的沟道柱以及导电通道，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电通道实现存储单元串的互连。随着叠层结构的层数越来越多，导电通道不能够很好地为存储单元串的互联，叠层结构层数因此受到限制。

期望进一步改进3D存储器件的结构及其制造方法，不仅提高3D存储器件的存储密度，而且进一步提高良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，在衬底中形成接触层，减少了导电通道与衬底中有源区之间的接触电阻，从而为存储单元串的互联提供了很好的条件。

根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；阵列结构，位于所述半导体衬底上，所述阵列结构包括位于所述半导体衬底上方的栅叠层结构、以及贯穿所述栅叠层结构的多个导电通道；以及接触层，位于所述半导体衬底中，其中，所述接触层包括沉积形成的金属硅化物，分别与形成在所述半导体衬底中的有源区以及所述导电通道接触。

优选地，所述导电通道通过所述接触层与所述有源区形成欧姆接触。

优选地，所述有源区包括：深阱区，形成在所述半导体衬底中；第一高压阱区，形成在所述深阱区中并且掺杂类型相反；第二高压阱区，与所述第一高压阱区邻接并且掺杂类型相反；第一掺杂区，形成在所述第一高压阱区中并且掺杂类型相同；以及第二掺杂区，形成在所述第二高压阱区中并且掺杂类型相同。

优选地，所述接触层包括：第一接触层，位于所述第一高压阱区中；第二接触层，位于所述第一掺杂区中；以及第三接触层，位于所述第二掺杂区中。

优选地，所述导电通道包括：第一导电通道，与所述第一接触层接触，用于形成多个沟道柱的供源极连接；第二导电通道，与所述第二接触层接触，用于形成所述第一掺杂区与外部电路之间的电连接；以及第三导电通道，与所述第三接触层接触，用于形成所述第二高压阱区与外部电路之间的电连接。

优选地，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层。

优选地，还包括：栅线缝隙，用于将所述栅叠层结构中的所述栅极导体分割成多条栅线。

优选地，所述导电通道位于所述栅线缝隙中。

优选地，所述接触层的材料包括硅化钨。