[发明专利]一种分列式电容阵列结构SAR ADC

说明书

本发明属于模拟或数模混合集成电路技术领域，涉及一种分列式电容阵列结构SAR ADC，所述SAR ADC包括高位电容阵列、低位电容阵列以及比较器；所述高位电容阵列和低位电容阵列之间通过一个单位电容相连，高位电容阵列各个电容的上极板均连接采样开关对输入信号Vin进行采样，同时其上极板也连接比较器的输入端，高位电容阵列各个电容的下级板分别通过高位开关阵列连接基准电压VREFP或者VREFN；低位电容阵列各个电容的上极板通过接地开关S_P与地相连，低位电容阵列各个电容的下级板分别通过低位开关阵列连接基准电压VREFP或者VREFN。本发明提高了整个电容阵列的匹配精度，提升了SAR ADC的精度。

技术领域

本发明属于模拟或数模混合集成电路技术领域，涉及一种split(分列式)电容阵列结构SAR ADC。

背景技术

近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高速异步逐次逼近型模数转换器(SAR ADC)的研究也越来越深入。随着集成电路制造工艺的不断演进，高增益运算放大器的设计变得越来越困难，由于不需要运算放大器，SAR ADC具有天然的低功耗优势，特别是在纳米级工艺节点下，SAR结构ADC的速度又得到了巨大的提升。因此，高速SAR结构ADC成为目前模数转换器的研究热点。

传统二进制N位SAR ADC原理图如图1所示，由N-1个权重电容阵列(C，2C，…，2^N-2C，2^N-1C)组成，权重电容阵列的上极板通过采样开关S₀对输入信号Vin进行采样，同时接比较器的输入端，权重电容阵列的下极板通过基准开关阵列(S_(N-1)，S_(N-2)，…，S₂，S₁，)接基准电压VREFP或者VREFN。当SAR ADC处于采样状态时，采样开关S₀导通，权重电容阵列上极板对输入信号Vin采样，采样完成后，SAR ADC进入逐次逼近状态，基准开关阵列(S_(N-1)，S_(N-2)，…，S₂，S₁)依次接VREFP或者VREFN。这种结构的优点是电容阵列大小可精确按照2的幂进行设计，通过对单位电容C的并联，可以精确实现每个权重电容，从而使得每个权重电容之间的匹配较好，同时，该结构只需要一组基准电压VREFP和VREFN，从而使得电路结构容易实现，又能保持较好的精度。但该结构的缺点也是明显的，随着SAR ADC量化精度的增加，电容阵列容值迅速增大，量化精度每增加一位，电容阵列的容值就会增加一倍，一个N位SARADC的电容阵列总电容值为2^NC，这会造成采样时间明显增加，权重电容的增加也会使得对电容充放电的时间增加，上述缺点会明显降低SAR ADC的速度，同时增加SAR ADC的功耗。另一方面，由于电容阵列面积的迅速增加，SAR ADC版图面积迅速增加，这会明显增加芯片的制造成本。