[发明专利]电机驱动电路、半导体装置以及电子设备

说明书

提供电机驱动电路、半导体装置以及电子设备，与电源用的节点N1和N2以及电机用的节点N3和N4连接的H桥电路在P型半导体衬底中包含：PchMOS晶体管，其配置于N型的第一区域并且连接于N1‑N3之间；NchMOS晶体管，其配置于N型的第二区域并连接于N2‑N3之间；PchMOS晶体管，其配置于N型的第三区域并连接于N1‑N4之间；以及NchMOS晶体管，其配置于N型的第四区域并连接于N2‑N4之间。第一区域与第三区域之间的距离小于第一区域与第二区域之间的距离、第三区域与第四区域之间的距离以及第二区域与第四区域之间的距离。

技术领域

本发明涉及用于对电机进行驱动的电机驱动电路。而且，本发明涉及内置有这样的电机驱动电路的半导体装置以及利用了这样的半导体装置的电子设备等。

背景技术

例如，在电机驱动器IC中，使用具有桥接电路的电机驱动电路对直流电机进行驱动，该桥接电路将高侧的晶体管和低侧的晶体管串联连接而构成。一般情况下，将2组高侧和低侧的晶体管组合而构成H桥电路(也称为全桥电路)，在第一组的晶体管的连接点与第二组的晶体管的连接点之间连接有电机的2个端子。由此，能够对在电机中流过的电流的方向进行任意设定。

为了在电机中流过大电流，有时高侧的晶体管由P沟道ED(Extended Drain：扩展漏极)MOS晶体管构成，低侧的晶体管由N沟道LD(Lateral Double-diffused：横向双扩散)MOS晶体管构成。在该情况下，高侧的晶体管和低侧的晶体管例如分别配置在设置于P型的半导体衬底上的N型的第一杂质区域和N型的第二杂质区域中。其结果，以N型的第一杂质区域为集电极、以P型的半导体衬底为基极、以N型的第二杂质区域为发射极而形成了寄生NPN双极晶体管。

向第一杂质区域供给高电位侧的电源电位(例如，+42V)，向半导体衬底供给低电位侧的电源电位(例如，0V)。在第二杂质区域配置有低侧的晶体管的N型的漏极，漏极与电机的一个端子电连接。当在高速衰减(decay)模式中流过再生电流时，从电机的一个端子向第二杂质区域施加负电位(例如，-1V左右)。

由此，电流从寄生晶体管的基极流到发射极，寄生晶体管导通。在寄生晶体管的hFE(直流电流放大率)较大的情况下，流过超过容许限度的较大的寄生电流，有时会引起IC的构造损坏。在现有技术中，为了将寄生晶体管的hFE抑制为容许值以下，采用使多个晶体管间的距离足够大的对策。

作为关联的技术，在专利文献1中公开了一种半导体装置，该半导体装置包含H桥电路，该H桥电路的每1个通道由4个功率晶体管构成，该H桥电路用于电机的驱动控制。在专利文献1的图8中，与构成H桥电路的4个功率晶体管对应的单元部21、22、25、26的横向间隔和纵向间隔全部相等，表示为Z。

此外，在专利文献2中公开了一种电力供给装置，该电力供给装置包含由4个晶体管构成的桥式整流电路，该电力供给装置对交流电压进行整流并供给直流电力。在专利文献2的第0069-0070段和图2中记载了：作为针对由寄生晶体管导通而引起的闩锁效应(Latch-up)的对策，通过高电位侧电源布线LVdd来包围P沟道晶体管P1和P2的周围，通过低电位侧电源布线LVss来包围N沟道晶体管N3和N4的周围，并且将这些晶体管P1、P2、N3、N4间的距离充分地分开而分离。

专利文献1：日本特开2009-181996号公报(第0001-0002、0049-0050段、图8)

专利文献2：日本特开2003-309978号公报(第0001-0003、0069-0070段、图2)

但是，如专利文献2中记载的那样，当使多个晶体管间的距离足够大，而使这些晶体管分开而分离时，即使能够防止由寄生晶体管导通而引起的闩锁效应，电路面积(芯片尺寸)也会增大。此外，在专利文献1和2中未公开将高侧的晶体管和低侧的晶体管配置于相同导电型的多个杂质区域(阱等)中的情况。

发明内容