[发明专利]一种应用于高速光模块的高精度共享时钟电路

说明书

本发明涉及光通信技术领域，提供了一种应用于高速光模块的高精度共享时钟电路。包括一时钟晶振芯片、至少两个调制器和PCB板，所述时钟晶振芯片和所述至少两个调制器设置在所述PCB板上，所述时钟晶振芯片的晶振信号输出端口通过并联方式分别连接所述至少两个调制器的晶振信号输入端口；所述时钟晶振芯片的振荡器互补输出端口通过并联的方式分别连接所述至少两个调制器的晶振信号补偿输入端口。本发明则是由一个晶振发出的时钟信号通过无源电路分为两路，因此可做到两路信号有效同源同步，对调制信号的干扰降到最低。

【技术领域】

本发明涉及光通信技术领域，特别是涉及一种应用于高速光模块的高精度共享时钟电路。

【背景技术】

近年来，随着互联网的进一步普及，互联网使用用户不断增加，对高速数据流量的需求也越来越大，城市城域网也从最初的64kbps的基础服务，逐渐升级到2.5Gbps、10Gbps，再到即将到来的100Gbps。随着光纤通信的发展，光传输系统对光模块速率提出了更高的要求，但传统QSFP28模块只能实现一对光纤100G，传统CSFP模块只能实现2*25G的传输容量。在光模块产业的蓝图中，高速率光模块如100G、200G光模块等将发挥巨大的传输优势，未来会应用十分广泛。

在高速领域，用PAM4编码调制技术提高光模块传输速率是目前大幅提高光模块传输速率，突破40G速率瓶颈的最好手段。基于PAM4调制的高速光模块，由于采用比NRZ(PAM2)更高阶的调制技术，在发端可以减少所需激光器的数量，在接收端，相应可以减少所需接收机的数量。PAM4调制使光模块中光器件数减少，可以带来光模块组装成本降低、功耗减少以及封装尺寸减小的优点。

高速率PAM4光收发模块，如100G、200G、400G等模块，原理为发射单元信号时，将接收的2n路25G NRZ电信号从电接口单元输入，经过DSP处理器对电信号进行预处理、PAM4调制后，输出n路50G PAM4的电信号，加载到驱动器芯片上，通过n路的激光器将高速电信号转化成n路50Gbps的高速光信号，经过波分复用器合波后，合成一路高速光信号输出。接收单元信号时，将接收的一路高速光信号通过光接口单元输入，经过解复用器转换成n路50Gbps的高速光信号，通过光接收机接收输入光信号，并将所接收的光信号转换成电信号后，经过DSP处理芯片对电信号进行时钟恢复、放大、均衡、PAM4解调后转换成2n路25G的NRZ电信号。

高速率PAM4模块的技术难点之一是多芯片时钟同步。在高速率PAM4模块比较成熟的设计方案中，需要用到两块或两块以上芯片分别将多路NRZ电信号调制成PAM4电信号，多块芯片均有自己的时钟系统，相互间没有关联，属于异频异相时钟。在波分复用时，系统必须保证多路信号完全同步，从而完成对多路信号的复用，合波信号才能最大限度的减小失真。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致接收误码，严重的甚至会导致系统无法运行。因此，如何处理多个异步时钟的同步就成为一个设计难点。

目前已有的同步时钟信号的方案有三种：

方案一是应用CDR模块的同步时钟系统。如图1所示，其包括时钟数据恢复CDR模块、发送逻辑模块和接收逻辑模块；其中CDR模块接收参考时钟和数据，并据此恢复出接收时钟，然后将恢复出的接收时钟分别输出至发送逻辑模块和接收逻辑模块；所述参考时钟为单路远端的本地时钟，由此发送逻辑模块所使用的时钟、接收逻辑模块所使用的时钟和发送时钟是同源时钟。发送和接收时钟均来自硬件CDR的输出，本地时钟不再驱动发送逻辑，仅作为硬件CDR的参考时钟。

CDR方案的主要设计缺陷是抖动，即实际数据传送位置相对于所期望位置的偏移。多数抖动是确定的，其分量包括码间干扰、串扰、占空失真和周期抖动(例如来自开关电源的干扰)。而通常随机抖动是半导体发热问题的副产品，且很难预测。传送参考时钟、传送PLL、串化器和高速输出缓冲器都对会传送抖动造成影响。接收端的CDR不能滤除高于截止频率的抖动，对于高速光模块所传输的高频信号而言，抖动十分严重，甚至还会发生信号漂移。因此，方案一完全不适用。