[发明专利]半导体封装结构及其制造方法

说明书

本发明提供一种半导体封装结构，包括晶圆、图案化介电层、多个第二芯片以及底填胶体。晶圆包括多个第一芯片及将这些第一芯片分隔开来的多条切割道。各第一芯片上具有一芯片接合区。图案化介电层配置于晶圆上，并包括多个开口、多个点胶槽以及多个流道。开口分别暴露出芯片接合区。点胶槽分别位于切割道上。流道分别连通点胶槽与芯片接合区。各芯片接合区对应连通至少一点胶槽。第二芯片分别配置于芯片接合区。底填胶体位于点胶槽与流道内，并填充于第一芯片与第二芯片之间。本发明更提供一种半导体封装结构的制造方法。

技术领域

本发明涉及一种半导体封装结构及制造方法，尤其涉及一种用于晶圆级封装的半导体封装结构及其制造方法。

背景技术

随着电子产品的需求朝向高功能化、信号传输高速化及电路组件高密度化，以及电子产品的轻薄化，目前的构装技术逐渐走向单构装系统(System in Package,SIP)的系统整合阶段，将多个电子组件堆栈于同一构装内。目前使用的堆栈技术例如有层叠式芯片堆栈。以芯片附接在晶圆(Chip on Wafer,CoW)为例，晶圆(Wafer)上具有多个第一芯片，多个第二芯片分别地对接到晶圆(Wafer)的这些第一芯片上，并填入底填胶体固定，其后再沿着晶圆的切割道切割出多个半导体封装结构。在现有的半导体封装结构中，各个第一芯片上会预留一定尺寸的点胶区域，且点胶机需对应各个第一芯片的点胶区域逐个配置底填胶体，使得第一芯片的尺寸难以缩减，连带地影响现有的半导体封装结构的尺寸，而且点胶所需时间及使用胶量也无法有效地缩减，使得生产效率无法提升。

发明内容

本发明是针对一种半导体封装结构，其尺寸能够缩减且具有提升的生产效率。

本发明是针对一种半导体封装结构的制造方法，其可制造出上述的半导体封装结构。

根据本发明的实施例，半导体封装结构，包括晶圆、图案化介电层、多个第二芯片以及底填胶体。晶圆包括多个第一芯片以及将这些第一芯片分隔开来的多条切割道。各第一芯片上具有一芯片接合区。图案化介电层配置于晶圆上。图案化介电层包括多个开口、多个点胶槽以及多个流道。这些开口分别暴露出这些芯片接合区。这些点胶槽分别位于这些切割道上。这些流道分别流通这些点胶槽与这些芯片接合区。各芯片接合区对应连通至少一点胶槽。这些第二芯片分别配置于这些芯片接合区。底填胶体位于这些点胶槽及这些流道内，并填充于这些第一芯片与这些第二芯片之间。。

根据本发明的实施例，半导体封装结构的制造方法，包括下列步骤：提供晶圆，包括多个第一芯片以及将这些第一芯片分隔开来的多条切割道，其中各第一芯片上具有一芯片接合区；形成图案化介电层于晶圆上，其中图案化介电层包括多个开口、多个点胶槽以及多个流道，这些开口分别暴露出这些芯片接合区，这些点胶槽分别位于这些切割道上，这些流道分别连通这些点胶槽与这些芯片接合区，且各芯片接合区对应连通至少一点胶槽；分别配置多个第二芯片至这些芯片接合区；以及配置一底填胶体至这些点胶槽，使部分底填胶体从这些点胶槽沿着这些流道而往连通的这些芯片接合区流动，且填充于这些第一芯片与这些第二芯片之间。

基于上述，本发明的半导体封装结构及半导体封装结构的制造方法，通过在晶圆上的图案化介电层形成暴露出芯片接合区的开口、点胶槽及连通点胶槽与芯片接合区的流道，且将点胶槽配置于切割道上，使配置于点胶槽的底填胶体通过流道引导流入芯片接合区。因此不需在第一芯片上预留点胶区域。如此，第一芯片的表面上的设计可被简化，且第一芯片的尺寸可被缩减，而使得半导体封装结构的尺寸能够缩减。此外，由于第一芯片上不需预留点胶区域，因此可以使第一芯片在表面上的设计更有裕度。另外，多个第一芯片可以共享一个点胶槽进行底填胶体的填入制程。因此，可以减少点胶槽设置的数量，更可以减少点胶的次数与胶量、缩短点胶所需的时间并提升点胶的效率，以提升半导体封装结构的生产效率。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。