[发明专利]一种超结功率器件终端结构及其制备方法在审
申请号: | 201810989306.2 | 申请日: | 2018-08-28 |
公开(公告)号: | CN109119460A | 公开(公告)日: | 2019-01-01 |
发明(设计)人: | 任敏;何文静;宋炳炎;李泽宏;高巍;张金平;张波 | 申请(专利权)人: | 电子科技大学 |
主分类号: | H01L29/06 | 分类号: | H01L29/06;H01L21/336;H01L29/78 |
代理公司: | 成都点睛专利代理事务所(普通合伙) 51232 | 代理人: | 葛启函 |
地址: | 611731 四川省成*** | 国省代码: | 四川;51 |
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摘要: | |||
搜索关键词: | 终端结构 超结 表面电场 掺杂类型 功率器件 掺杂柱 外延层 制备 半导体功率器件 外延层表面 边缘区域 表面掺杂 工艺偏差 击穿电压 耐压能力 制备工艺 边缘处 非均匀 截止环 平坦化 元胞区 主结区 耗尽 减小 可控 主结 兼容 体内 终端 引入 | ||
1.一种超结功率器件终端结构,包括第一导电类型半导体衬底(1)和位于第一导电类型半导体衬底(1)上表面的第一导电类型半导体外延层(2);所述第一导电类型半导体外延层(2)顶层一端设置有第二导电类型半导体主结区(5),其另一端设置有第一导电类型半导体截止环(7);其特征在于:所述第二导电类型半导体主结区(5)的下方具有与之接触的第二导电类型半导体元胞掺杂柱区(3);第二导电类型半导体主结区(5)与第一导电类型半导体截止环(7)之间的第一导电类型半导体外延层(2)顶层具有第二导电类型半导体表面掺杂区(6),其中第二导电类型半导体表面掺杂区(6)一侧与第二导电类型半导体主结区(5)接触,其另一侧通过第一导电类型半导体外延层(2)与第一导电类型半导体截止环(7)隔离;所述第二导电类型半导体表面掺杂区(6)的下方设置有第二导电类型半导体非均匀掺杂柱区(4),第二导电类型半导体非均匀掺杂柱区(4)通过第一导电类型半导体外延层(2)与第二导电类型半导体元胞掺杂柱区(3)相隔离;所述第二导电类型半导体非均匀掺杂柱区(4)包括相互独立的多个第二导电类型半导体终端掺杂柱,多个第二导电类型半导体终端掺杂柱自靠近元胞区到远离元胞区依次排列,并且任意两个相邻的第二导电类型半导体终端掺杂柱通过第一导电类型半导体外延层(2)相隔离;所述多个第二导电类型半导体终端掺杂柱与第二导电类型半导体元胞掺杂柱区(3)的下表面平齐,其中靠近元胞区的第二导电类型半导体终端掺杂柱的上表面先与第二导电类型半导体表面掺杂区(6)的下表面接触,并随着逐渐远离元胞区,第二导电类型半导体终端掺杂柱上表面与第二导电类型半导体表面掺杂区(6)下表面之间的垂直距离逐渐增大。
2.根据权利要求1所述的一种超结功率器件终端结构,其特征在于,所述第二导电类型半导体非均匀掺杂柱区(4)与第二导电类型半导体表面掺杂区(6)之间第一导电类型半导体外延层(2)中设置有第一导电类型半导体辅助耗尽区(8)。
3.根据权利要求2所述的一种超结功率器件终端结构,其特征在于,所述第一导电类型半导体辅助耗尽区(8)为均匀掺杂或者非均匀掺杂。
4.根据权利要求1所述的一种超结功率器件终端结构,其特征在于,所述第二导电类型半导体表面掺杂区(6)的结深小于或者等于第二导电类型半导体主结区(5)的结深。
5.根据权利要求1至4任一项所述的一种超结功率器件终端结构,其特征在于,所述第一导电类型半导体为N型半导体,第二导电类型半导体为P型半导体,使得所述终端结构用于N沟道超结器件。
6.根据权利要求1至4任一项所述的一种超结功率器件终端结构,其特征在于,所述第一导电类型半导体为P型半导体,第二导电类型半导体为N型半导体,使得所述终端结构用于P沟道超结器件。
7.一种超结功率器件终端结构的制备方法,其特征在于,包括如下步骤:
选择第一导电类型半导体衬底(1),并在所述第一导电类型半导体衬底(1)上外延生长第一导电类型半导体外延层(2);在第一导电类型半导体外延层(2)表面使用掩模版进行离子注入,掩模版窗口大小以及离子注入的能量、剂量根据需要进行调整;重复上述生长外延和离子注入的步骤,每次外延生长后紧跟着进行离子注入,形成纵向均匀掺杂的离子注入区;然后继续重复上述生长外延和离子注入的步骤,在每次离子注入时保持掩膜版窗口不变的基础上相比前一次离子注入每次逐渐减少终端边缘的离子注入窗口直到最后一次外延生长和离子注入完步骤完成,形成纵向非均匀掺杂的离子注入区,使其在高温退火后形成第二导电类型半导体元胞掺杂柱区(3)和由多个相互独立且纵向掺杂非均匀的第二导电类型半导体终端掺杂柱构成的第二导电类型半导体非均匀掺杂柱区(4);最后使用掩模版进行离子注入并退火,在第一导电类型半导体外延层(2)的顶层一侧形成设置在第二导电类型半导体元胞掺杂柱区(3)上表面且相接触的第二导电类型半导体主结区(5),在第一导电类型半导体外延层(2)的顶层另一侧形成第一导电类型半导体截止环(7),以及在第二导电类型半导体主结区(5)靠近第一导电类型半导体截止环(7)的一侧形成与前者接触且设置在第二导电类型半导体非均匀掺杂柱区(4)上方的第二导电类型半导体表面掺杂区(6)。
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