[发明专利]一种超结MOS型功率半导体器件及其制备方法

说明书

一种超结MOS型器件及其制备方法，属于功率半导体器件技术领域。本发明在传统深槽MOS型器件的基础上，通过在漂移区中形成三维超结结构，以此克服厚漂移区和深沟槽所带来漂移区无法完全耗尽的问题，在提高器件耐压性能的同时能够降低其导通电阻，并且无需将栅极结构延伸到氧埋层以提供电场调节作用，从而能够降低栅电容，提高器件开关速度；并进一步引入缓冲层及High K介质区在提高漂移区掺杂浓度的同时保证三维超结结构的电荷平衡特性，进一步改善器件性能和可靠性。由于本发明器件具有U型的导电通道，可实现理想的超结特性，因此使得器件具有耐压高、比导通电阻低、开关速度快的特点，节约了芯片面积，降低了成本。

技术领域

本发明属于功率半导体器件技术领域，具体涉及一种超结MOS型功率半导体器件及其制备方法。

背景技术

随着电子技术的快速发展，LDMOS器件以其热稳定性好、阻断能力强、导通电阻小、增益高、噪声低并与CMOS工艺兼容等特点而被广泛应用于高压功率集成电路中。对于传统的LDMOS器件，为了提高其击穿电压，需通过增大其漂移区长度来实现，然而这样会使器件的导通电阻增加，功耗和芯片面积增大，成本增加。为解决上述问题，业界提出了一种深沟槽LDMOS结构，其元胞结构如图1所示。相比于传统的LDMOS结构，图1所示器件结构通过漂移区10中深介质沟槽4的引入使得导电通道由传统的横向通道变成U型导电通道，在保证器件长度一定的条件下增加了漂移区10的有效长度；并且，通过背部埋氧化层13与深沟槽介质层提供的双重降低表面电场(RESURF)作用，在一定器件耐压下，降低了比导通电阻，节约了芯片面积，降低了成本；同时，延伸到背部埋氧化层13的深沟槽栅电极1在器件正向导通时在漂移区10中引入电子积累层，进一步降低了比导通电阻，并且所述深沟槽栅电极在器件反向阻断时，调节了漂移区电场，提高了器件击穿电压。然而，对于图1所示结构，随着器件阻断电压的增加，器件漂移区10以及漂移区中深介质沟槽4的纵向深度也随之增加，同时深介质沟槽4的宽度也随之增加。然而，深介质沟槽4深度及宽度的增加会减弱背部埋氧化层13和深沟槽介质层提供的双重降低表面电场(RESURF)作用，使器件漏极侧的漂移区10难以耗尽，为此不得不减小漏极侧的漂移区掺杂剂量。这一方面增加了器件的导通电阻，另一方面也限制了击穿电压的进一步提高；同时为了避免加深深介质沟槽4的纵向深度，本领域技术人员会加深栅极结构在漂移区10中的纵向深度，使得深沟槽栅电极1延伸到埋氧层13，但是延伸到埋氧层13上表面的深沟槽栅电极1会增大器件的栅电容，减小器件的开关速度，增加器件的开关损耗。综上所述，针对现有LDMOS器件在高阻断电压下，深介质沟槽所带来漂移区无法完全耗尽的问题成为了所属领域技术人员亟待解决的技术问题。

发明内容

针对现有技术存在的缺陷，本发明提供一种超结MOS型器件及其制备方法，主要通过引入三维超结结构克服厚漂移区和深沟槽所带来漂移区无法完全耗尽的问题，在提高器件耐压性能的同时能够降低其导通电阻，并且无需将栅极结构延伸到氧埋层以提供电场调节作用，从而能够降低栅电容，提高器件开关速度；进一步引入缓冲层在提高漂移区掺杂浓度的同时抑制衬底和深介质沟槽两侧的辅助耗尽对于三维超结结构电荷平衡的影响，以及引入High K介质槽在实现多维耗尽作用的同时避免衬底和深介质沟槽两侧的辅助耗尽对于三维超结结构电荷平衡的影响。

为了实现上述目的，本发明的技术方案是：本发明提供一种MOS型功率半导体器件，具体是一种具有三维超结结构的横向金属氧化物半导体器件(即超结LDMOS器件)：

技术方案1：