[发明专利]一种屏蔽栅DMOS器件

说明书

一种屏蔽栅DMOS器件，属于功率半导体技术领域，本发明在控制栅电极和屏蔽栅电极之间设置一个额外的浮空栅电极，各电极之间由介质层相互隔离，由于引进了位置可调的浮空栅电极，器件的栅源电容得以减小，且栅源电容与栅漏电容的比值可调，同时浮空栅电极和接地的屏蔽栅电极的结合使得第一导电类型半导体漂移区内部的电场更加均匀地分布，因此本发明提出的一种屏蔽栅DMOS器件，减小了器件的开关损耗，提高了器件开关速度和耐压水平，改善了导通电阻和开关损耗的矛盾关系。

技术领域

本发明属于功率半导体技术领域，具体涉及一种屏蔽栅DMOS器件。

背景技术

功率半导体器件是进行功率处理的半导体器件，其结合微电子技术与电力电子技术，构成了电力电子技术的基础和核心。功率MOSFET因其开关速度快、输入阻抗高、损耗小、驱动简单、频率特性好等优点，在功率变换领域起到重要作用，其发展过程是在保持自身优点的基础上不断提高耐压降低损耗的过程。传统的VDMOS器件是一种采用双扩散工艺的平面结构，它是第一个成功商业应用的功率MOSFET，对功率MOSFET的发展起到了关键的推动作用，但是其内部JFET区的存在使器件的导通电阻较大，是功率器件的发展所不希望的，这为槽栅功率器件的发展提供了机会。Trench MOSFET(TMOS)采用U型沟槽结构，导电沟道为纵向沟道，元胞密度高，电流处理能力大，因为其结构中消除了JFET区而使器件导通损耗较低而发展起来，广泛应用于低压领域。

在低压和超低压方向，漏源通态电阻Rds(on)和栅电荷Qg是两个重要参数。减小Rds(on)有利于降低通态损耗，减小Qg则有利于降低开关损耗。但是，对于传统TMOS来说，这两个参数的优化存在一定的矛盾关系。为了提高TMOS的性能，国内外提出了屏蔽栅DMOS(Shield-gate DMOSFET，SGT MOS)结构，如图1所示，上层多晶硅为控制栅，控制器件沟道的导通与截止，下层多晶硅为屏蔽栅(Shield)，作为“体内场板”来调节漂移区的电场，使其分布更加均匀，所以SGT结构通常具有更低的导通电阻和更高的击穿电压。下层的多晶硅屏蔽栅通常接源极电位，因此与普通TMOS结构相比，SGT具有较小的栅漏电容，很大程度上减小了开关损耗。但是，栅漏电容的减小又会使器件在遭遇较大的开启或关断漏源尖锋电压时更易发生失效，使器件可靠性降低。另外，由于SGT下层多晶硅屏蔽栅的存在增大了栅极与源极的覆盖面积，致使该结构的栅源电容较大。并且常规SGT导通电阻的减小依赖于较大的元胞密度，随着元胞尺寸的减小，器件的栅源电容将不断增大，器件需要更大的栅驱动信号才能正常开启，导致开关速度减慢、开关损耗增大等问题。因此导通电阻减小的同时会使栅源电容增大，而减小栅漏电容的同时又会使器件的可靠性降低，因此需要合理调节栅源电容和栅漏电容的比值，改善导通电阻和开关损耗的矛盾关系。

发明内容

鉴于上文所述，本发明针对常规的屏蔽栅功率器件的栅源电容较大而影响开关速度和开关损耗的问题，提供了一种新型的屏蔽栅DMOS器件，通过在控制栅电极和屏蔽栅电极之间设置一个额外的浮空栅电极，使其电位浮空，且该电极位置通过合理调节后得到一个合适的栅源电容，来降低器件开关损耗，提高器件开关速度和耐压能力，改善导通电阻和开关损耗的矛盾关系。

为了实现上述目的，本发明采用如下技术方案：