[发明专利]双模式浮点除法平方根的电路

权利要求书

1.一种双模式浮点除法平方根的电路，包括：

数据处理单元，用于对被操作数进行平方根操作、或者对被操作数和操作数进行除法操作，确定操作结果q的符号位和指数位，其中，所述被操作数x和所述操作数d均为单路双精度64位数据，或者均为双路单精度32位数据，通过可配置信号func和op信号动态配置电路，得到并行处理的双路单精度32位数据运算结果或单路双精度64位数据运算结果；

迭代输入初始化单元，用于根据所述符号位和指数位，确定迭代初始化输入数据W[0]；

迭代单元，用于对W[0]进行迭代处理，在每一次迭代结束后，对所述q进行数值转换，确定迭代后的q；

舍入单元，用于所述迭代后的q的尾数q_man(q1man/q2_man)进行舍入，确定舍入结果；

输出单元，用于将所述舍入结果与所述符号位和指数位进行拼接，确定并输出所述操作结果q。

2.根据权利要求1所述的电路，其中，在每一次迭代中，所述迭代单元产生4位冗余操作值，q的取值范围为[1/4，1]，双路单精度32位数据迭代的次数为7次，单路双精度64位数据迭代的次数为14次。

3.根据权利要求1所述的电路，其中，对于单路双精度64位数据x，最高位x[63]为x符号位，x[62：52]为x的11位指数，x[51：0]为x的52位尾数；对于双路单精度32位数据x1和x2，x1和x2共同组成64比特的x，其中x[63]为x1符号位，x[62：55]为x1的8位指数位，x[54：32]为x1的23位尾数，x[31]为x2符号位，x[30：23]为x2的8位指数位，x[22：0]为x2的23位尾数。

4.根据权利要求1所述的电路，其中，所述电路的可配置控制信号func等于1时，电路配置成除法运算；func等于0，电路配置成平方根运算；配置电路的模式信号op等于1时，电路配置成并行处理的双路单精度32位数据运算；op等于0，电路配置成单路双精度64位数据运算。

5.根据权利要求1所述的电路，其中，所述数据处理单元包括两个减法器，所述两个减法器的运算结果的奇偶标志位为odd，用于平方根运算中尾数的移位操作：odd等于1时，被操作数指数为奇数，需要对指数进行加1操作，同时尾数需要右移一位；odd等于0时，被操作数指数为偶数，指数和尾数保持不变。

6.根据权利要求1所述的电路，其中，所述迭代单元中，对于除法运算，W[0]＝x-d；对应平方根运算，W[0]＝x-1。

7.根据权利要求1所述的电路，其中，对于除法运算，被操作数的尾数初始化范围为[1/4，1/2]，操作数的尾数初始化范围为[1/2，1]；对于平方根运算，被操作数的尾数初始化范围为[1/4，1]。

8.根据权利要求1所述的电路，其中，所述迭代单元包括两个寄存器A1和A2、以及两个寄存器B1和B2，用于对所述q进行数值转换为非冗余形式，以及存储第i次迭代后的操作结果值S[i]；

其中，所述A1和A2为56位的寄存器，用于存储双精度浮点运算中操作结果值，以及存储一种单精度浮点运算中操作结果值；A2，B2为28位的寄存器，用于存储另一种单精度浮点中的操作结果值；迭代后的操作结果的尾数值q_man在A1、A2中获得；d_man为除数d的尾数，对应的输入d[54：0]，d_man既包含了双精度运算下，除数d的尾数，又包含了并行处理两种单精度运算，除数d1和d2的尾数。