[发明专利]半导体存储装置

说明书

实施方式提供一种抑制读取错误的半导体存储装置。半导体存储装置具备：第1存储单元MC，包括第1晶体管T及第1电容器C；第2晶体管/TA，包含与所述第1存储单元的第1端子连接的第1端子；第1位线BL，与所述第1存储单元的第2端子连接；第2位线/BL，与所述第2晶体管的第2端子连接；以及控制器12，在所述第1存储单元的写入动作中，使所述第1晶体管接通，且使所述第2晶体管断开，在所述第1存储单元的读取动作中，使所述第1晶体管及所述第2晶体管接通。

[相关申请案]

本申请案享有以日本专利申请案2018-52849号(申请日：2018年3月20日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

DRAM(Dynamic Random Access Memory，动态随机存取存储器)被用于系统的主存器或缓冲存储器等各种用途中。

发明内容

实施方式提供一种抑制读取错误的半导体存储装置。

实施方式的半导体存储装置具备：第1存储单元，包括第1晶体管及第1电容器；第2晶体管，包含与所述第1存储单元的第1端子连接的第1端子；第1位线，与所述第1存储单元的第2端子连接；第2位线，与所述第2晶体管的第2端子连接；以及控制器，在所述第1存储单元的写入动作中，使所述第1晶体管接通，且使所述第2晶体管断开，在所述第1存储单元的读取动作中，使所述第1晶体管及所述第2晶体管接通。

附图说明

图1是表示第1实施方式的半导体存储装置的整体构成例的图。

图2是表示第1实施方式的半导体存储装置的存储单元阵列的剖视图。

图3是详细表示图2的存储单元的立体图。

图4是详细表示图2的晶体管的立体图。

图5是详细表示图2的存储单元的立体图。

图6是详细表示图2的晶体管的立体图。

图7是表示第1实施方式的半导体存储装置的存储单元阵列的电路图。

图8是表示第1实施方式的半导体存储装置的存储单元所存储的数据与电压的关系的图。

图9是表示第1实施方式的半导体存储装置中的存储单元的写入动作的各种电压的时序图。

图10是表示第1实施方式的半导体存储装置中的存储单元的写入动作的图。

图11是表示第1实施方式的半导体存储装置中的存储单元的写入动作的各种电压的时序图。

图12是表示第1实施方式的半导体存储装置中的存储单元的写入动作的各种电压的时序图。

图13是表示第1实施方式的半导体存储装置中的存储单元的写入动作的各种电压的时序图。

图14是表示第1实施方式的半导体存储装置中的存储单元的读取动作的各种电压的时序图。

图15是表示第1实施方式的半导体存储装置中的存储单元的读取动作的图。

图16是表示第1实施方式的半导体存储装置中的存储单元的读取动作的各种电压的时序图。

图17是表示第1实施方式的半导体存储装置中的存储单元的读取动作的各种电压的时序图。

图18是表示第1实施方式的半导体存储装置中的存储单元的读取动作的各种电压的时序图。

图19是表示比较例的半导体存储装置中的存储单元的读取动作的图。