[发明专利]集成电路存储器及其形成方法

权利要求书

1.一种集成电路存储器的形成方法，其特征在于，包括：

提供衬底，所述衬底具有隔离区以及由所述隔离区界定出的多个有源区，并且在每个所述有源区中界定有用于形成第一源/漏区的第一区域和用于形成第二源/漏区的第二区域；

形成多条字线于所述衬底中，每条所述字线与相应的所述有源区相交并分隔所述第一区域和所述第二区域；

形成多条位线于所述衬底上，每条所述位线与相应的所述有源区相交，以使相应的所述有源区中的所述第一源/漏区连接至所述位线；

形成一隔离层于所述衬底上，所述隔离层覆盖所述多条位线的顶表面和侧表面，所述隔离层中开设有多个开口，每个所述开口中暴露出多个第二源/漏区，所述多个第二源/漏区之间通过所述隔离区相互间隔；

执行外延生长工艺，以形成多个外延接触于所述衬底的对应于所述多个第二源/漏区的表面，所述多个外延接触与所述多个第二源/漏区一一对应；

形成一导电材料层于所述衬底上，所述导电材料层覆盖所述多个外延接触的顶表面并搭接相邻的所述外延接触，以构成空腔在所述开口内且对应于所述隔离区的所述衬底与所述导电材料层之间；以及

刻蚀所述导电材料层，以打开所述空腔且形成与所述多个第二源/漏区一一对应连接的多个存储节点接触，每个所述存储节点接触包括在对应于所述第二源/漏区的所述衬底表面沿远离所述衬底表面的方向依次叠加的外延接触和部分剩余的所述导电材料层，所述多个存储节点接触之间相互隔离。

2.如权利要求1所述的集成电路存储器的形成方法，其特征在于，所述外延接触的顶表面低于所述位线的顶表面，并且所述外延接触的厚度值与同一所述开口内且相邻的两个所述外延接触之间的最小距离值的比值大于或等于3。

3.如权利要求1所述的集成电路存储器的形成方法，其特征在于，所述外延生长工艺为选择性外延生长工艺。

4.如权利要求1所述的集成电路存储器的形成方法，其特征在于，在形成所述导电材料层之前，所述集成电路存储器的形成方法还包括：

执行离子注入工艺，以降低所述外延接触的电阻。

5.如权利要求1所述的集成电路存储器的形成方法，其特征在于，所述导电材料层的顶表面低于所述隔离层的顶表面，并且，刻蚀所述导电材料层以打开所述空腔且形成所述多个存储节点接触的步骤包括：

形成一硬掩模层于所述衬底上，所述硬掩模层覆盖所述隔离层被暴露的顶表面和侧表面以及所述导电材料层的顶表面，所述硬掩模层中形成有位于所述空腔正上方的沟槽，所述硬掩模层的厚度定义了所述沟槽的宽度；以及

沿所述沟槽的底表面垂直向下刻蚀所述硬掩模层和所述导电材料层，以打开所述空腔并使剩余的所述硬掩模层覆盖位于所述沟槽两侧的所述隔离层的侧表面，且剩余的所述导电材料层位于所述侧墙下方。

6.一种集成电路存储器，其特征在于，包括：

衬底，所述衬底具有多个隔离区以及由所述隔离区界定出的多个有源区，每个所述有源区具有至少一个第一源/漏区和至少一个第二源/漏区；以及

形成于所述衬底上且与多个所述第二源/漏区一一对应连接的多个存储节点接触，每个所述存储节点接触包括在对应于所述第二源/漏区的所述衬底表面沿远离所述衬底表面的方向依次叠加的外延接触和导电材料层，所述多个存储节点接触之间相互隔离。

7.如权利要求6所述的集成电路存储器，其特征在于，所述集成电路存储器还包括：

形成于所述衬底中的多条字线，每条所述字线与相应的所述有源区相交，并分隔所述第一源/漏区和所述第二源/漏区；以及

形成于所述衬底上的多条位线，每条所述位线与相应的所述有源区相交，以使所述相应的有源区中的所述第一源/漏区连接至所述位线。

8.如权利要求7所述的集成电路存储器，其特征在于，每个所述有源区包括一个所述第一源/漏区和分别位于所述第一源漏区两侧的两个所述第二源/漏区，并且每个所述有源区与两条所述字线相交。