[发明专利]一种基于FPGA的千兆以太网到SLIP的转换系统

权利要求书

1.一种基于FPGA的千兆以太网到SLIP的转换系统，其特征在于，包括GE PHY模块(11)、MAC Rx模块(12)、DDR CTRL模块(13)以及SLIP Framer模块(14)，其中，

GE PHY模块(11)，接收SGMII总线上的串行数据流转换为并行的MAC帧，并发送到GMII总线上；

MAC Rx模块(12)，接收GMII总线上的MAC帧，去掉前导码和CRC，并标识帧的开始和结束，发送到DDR CTRL模块；

DDR CTRL模块(13)，DDR CTRL模块(13)控制DDR3芯片的读写，用于消除千兆以太网和SLIP之间的带宽差异；

SLIP Framer模块(14)，接收来自DDR3芯片的读取数据，进行SLIP成帧操作。

2.根据权利要求1所述的一种基于FPGA的千兆以太网到SLIP的转换系统，其特征在于，所述MAC Rx模块(12)由GMII Fit模块(21)、Data Buffer模块(22)组成，GMII Fit模块(21)将GMII总线上的MAC帧的前导码和CRC去掉，并根据GMII总线的数据有效信号生成帧起始标识信号SOF和帧结束标识信号EOF，与数据信号一起发送到DataBuffer模块(22)。

3.根据权利要求1所述的一种基于FPGA的千兆以太网到SLIP的转换系统，其特征在于，所述DDR CTRL模块(13)包括Rx FIFO(41)、Scheduler(42)、DDR IP Core(43)、Tx FIFO(44)和DDR3Chip(45)，其中，

Rx FIFO(41)用于接收MAC Rx模块发送过来的数据，完成以太网侧时钟域和DDR侧时钟域的转换；

Scheduler(42)不断轮询Rx FIFO(41)、Tx FIFO(44)和DDR3Chip(45)芯片的空满状态；

DDR IP Core(43)为FPGA内嵌的DDR3芯片控制模块，包括Controller和PHY两部分；

Tx FIFO(44)用于接收DDR3芯片中读取的数据，完成DDR侧时钟域和SLIP Framer侧时钟域的转换。

4.根据权利要求1所述的一种基于FPGA的千兆以太网到SLIP的转换系统，其特征在于，所述SLIP Framer模块(14)包括RAM(51)、Encap Op(52)、FSM(53)、Info Gen(54)和FIFO(55)，其中，

RAM(51)用于存放DDR3芯片中读出来的数据；

FIFO(55)用于存放每帧帧长和帧在RAM中的起始地址信息；当RAM(51)中有至少一个MAC帧时开始进行SLIP封装操作，由一个状态机FSM(53)控制RAM(51)和封装逻辑模块EncapOp(52)完成；

Info Gen(54)用于根据帧起始和帧结束标识生成帧长。

5.一种基于FPGA的千兆以太网到SLIP的转换方法，其特征在于，包括以下步骤：

步骤一：通过SGMII总线接收外部PHY芯片发送的以太网报文，转换为8bit并行的MAC帧，发送到GMII总线；

步骤二：将GMII总线上传送的MAC帧去掉前导码和CRC，增加帧开始和结束的标识，一起发送到MAC Rx模块(12)；

步骤三：将去掉前导码和CRC的MAC帧写入DDR3芯片；

步骤四：将MAC帧从DDR3芯片中读取出来；

步骤五：将DDR3芯片中读取出来的数据进行SLIP成帧操作。