[发明专利]一种基于FPGA的千兆以太网到SLIP的转换系统

说明书

本发明涉及电子信息技术领域，公开了一种基于FPGA的千兆以太网到SLIP的转换系统，包括GE PHY模块、MAC Rx模块、DDR CTRL模块以及SLIP Framer模块，通过SGMII总线接收外部PHY芯片发送的以太网报文，转换为8bit并行的MAC帧，发送到GMII总线，将GMII总线上传送的MAC帧去掉前导码和CRC，增加帧开始和结束的标识，一起发送出去，将去掉前导码和CRC的MAC帧写入DDR3芯片，将MAC帧从DDR3芯片中读取出来，将DDR3芯片中读取出来的数据进行SLIP成帧操作。本发明填补了目前业界没有专用芯片实现千兆以太网到SLIP的直接转换的空缺。

技术领域

本发明涉及电子信息技术领域，特别涉及一种基于FPGA的千兆以太网到SLIP的转换系统。

背景技术

目前千兆以太网在通信领域有很广阔的应用，SLIP作为Windows远程访问的一种工业标准，仍然在诸多系统和设备上存在，因此以太网和SLIP之间不可避免地需要进行对接转换，但是目前尚没有专用的芯片可以实现千兆以太网到SLIP的直接转换。

发明内容

发明的目的在于提供一种基于FPGA的千兆以太网到SLIP的转换系统，采用本发明的转换系统，填补了目前业界没有专用芯片实现千兆以太网到SLIP的直接转换的空缺，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：

一种基于FPGA的千兆以太网到SLIP的转换系统，包括GE PHY模块、MAC Rx模块、DDR CTRL模块以及SLIPFramer模块，其中，

GE PHY模块，接收SGMII总线上的串行数据流转换为并行的MAC帧，并发送到GMII总线上；

MAC Rx模块，接收GMII总线上的MAC帧，去掉前导码和CRC，并标识帧的开始和结束，发送到DDR CTRL模块；

DDR CTRL模块，DDR CTRL模块连接于DDR3 Chip模块，DDR CTRL模块控制DDR3芯片的读写，用于消除千兆以太网和SLIP之间的带宽差异；

SLIP Framer模块，接收来自DDR3芯片的读取数据，进行SLIP成帧操作。

进一步地，所述MAC Rx模块由GMII Fit模块、Data Buffer模块组成，GMII Fit模块将GMII总线上的MAC帧的前导码和CRC去掉，并根据GMII总线的数据有效信号生成帧起始标识信号SOF和帧结束标识信号EOF，与数据信号一起发送到DataBuffer模块。

进一步地，所述DDR CTRL模块包括Rx FIFO、Scheduler、DDR IP Core、Tx FIFO和DDR3 Chip，其中，

Rx FIFO用于接收MAC Rx模块发送过来的数据，完成以太网侧时钟域和DDR侧时钟域的转换；

Scheduler不断轮询Rx FIFO、Tx FIFO和DDR3 Chip芯片的空满状态；

DDR IP Core为FPGA内嵌的DDR3芯片控制模块，包括Controller和PHY两部分；

Tx FIFO用于接收DDR3芯片中读取的数据，完成DDR侧时钟域和SLIP Framer侧时钟域的转换。

进一步地，所述SLIP Framer模块包括RAM、Encap Op、FSM、Info Gen和FIFO，其中，

RAM用于存放DDR3芯片中读出来的数据；

FIFO用于存放每帧帧长和帧在RAM中的起始地址信息。

本发明提供另一种技术方案：一种基于FPGA的千兆以太网到SLIP的转换系统，包括以下步骤：