[发明专利]存储器电路及其数据比特状态检测器

权利要求书

1.一种数据比特状态检测器，包括：

感测放大电路，具有第一感测输入端以及第二感测输入端，感测并放大所述第一感测输入端上的第一阻抗以及所述第二感测输入端上的第二阻抗的差值，以产生感测输出信号；

数据接收电路，接收数据信号的多个比特，并依据所述数据信号的所述多个比特在所述第一感测输入端与参考接地端间提供所述第一阻抗；以及

参考电路，接收多个偏压电压，并依据所述多个偏压电压在所述第二感测输入端与所述参考接地端间提供所述第二阻抗；

第一电容，串接在所述第一感测输入端与所述参考接地端间；以及

第二电容，串接在所述第二感测输入端与所述参考接地端间。

2.根据权利要求1所述的数据比特状态检测器，其中所述数据接收电路包括多个第一晶体管，所述多个第一晶体管相互并联耦接在所述第一感测输入端与所述参考接地端间，所述多个第一晶体管的控制端分别接收所述数据信号的所述多个比特。

3.根据权利要求2所述的数据比特状态检测器，其中所述参考电路包括多个第二晶体管，所述多个第二晶体管相互并联耦接在所述第二感测输入端与所述参考接地端间，所述多个第二晶体管的控制端分别接收所述多个偏压电压，

其中，各所述偏压电压为电源电压或参考接地电压。

4.根据权利要求3所述的数据比特状态检测器，其中所述多个第二晶体管的数量与所述多个第一晶体管的数量相同。

5.根据权利要求3所述的数据比特状态检测器，其中所述参考电路还包括：

第三晶体管，与各所述第二晶体管并联耦接，所述第三晶体管的控制端接收所述电源电压。

6.根据权利要求3所述的数据比特状态检测器，其中所述数据接收电路还包括：

第一下拉开关，耦接在所述数据接收电路与所述参考接地端间，依据一致能信号以被导通或断开，

其中，所述参考电路还包括：

第二下拉开关，耦接在所述参考电路与所述参考接地端间，依据所述致能信号以被导通或断开。

7.根据权利要求1所述的数据比特状态检测器，还包括：

第一放电开关，串接在所述第一感测输入端与所述参考接地端间，依据放电致能信号以被导通或断开；以及

第二放电开关，串接在所述第二感测输入端与所述参考接地端间，依据所述放电致能信号以被导通或断开。

8.根据权利要求1所述的数据比特状态检测器，其中所述感测放大电路包括：

第一反向器，具有输入端耦接至所述第二感测输入端，所述第一反向器的输出端耦接至所述第一感测输入端；以及

第二反向器，具有输入端耦接至所述第一感测输入端，所述第二反向器的输出端耦接至所述第二感测输入端。

9.根据权利要求8所述的数据比特状态检测器，其中所述感测放大电路还包括：

第一致能开关，受控于上端致能信号以被导通或断开，其中所述第一反向器与所述第二反向器通过所述第一致能开关接收电源电压；以及

第二致能开关，受控于下端致能信号以被导通或断开，其中所述第一反向器与所述第二反向器通过所述第二致能开关接收参考接地电压。

10.根据权利要求1所述的数据比特状态检测器，还包括：

第一输出缓冲器，其输入端耦接至所述第一感测输入端，所述第一输出缓冲器的输出端产生所述感测输出信号；以及

第二输出缓冲器，其输入端耦接至所述第二感测输入端，所述第二输出缓冲器的输出端浮接。

11.一种存储器电路，包括：

如权利要求1所述的数据比特状态检测器；以及

多路复用电路，耦接至多个存储单元阵列以及所述数据比特状态检测器，用以依据所述感测输出信号以依序选择各所述存储单元阵列，或同时选择所述多个存储单元阵列以执行程序化动作。