[发明专利]存储器电路及其数据比特状态检测器

说明书

本发明提供一种存储器电路及其数据比特状态检测器。数据比特状态检测器包括感测放大电路、数据接收电路以及参考电路。感测放大电路具有第一感测输入端以及第二感测输入端。感测放大电路感测并放大第一感测输入端上的第一阻抗以及第二感测输入端上的第二阻抗的差值，以产生感测输出信号。数据接收电路接收数据信号的多个比特，并依据数据信号的比特在第一感测输入端与参考接地端间提供第一阻抗。参考电路接收多个偏压电压，并依据偏压电压在第二感测输入端与参考接地端间提供第二阻抗。

技术领域

本发明涉及一种存储器电路及其数据比特状态检测器，尤其涉及一种模拟电路形式的数据比特状态检测器。

背景技术

在快闪存储器的技术领域中，当要针对快闪存储器进行数据信号的写入动作时，可针对数据信号中为逻辑电平0的比特数量进行判断，并依据数据信号中，逻辑电平0的比特数量来设定程序化的能力，并执行程序化动作。在现有的技术领域中，数据信号可由静态随机存取存储器中被读出，并通过逻辑电路形式的比特计数器，来计算出数据信号中逻辑电平0的比特数量。此外，依据所计算出的逻辑电平0的比特数量，现有的快闪存储器可通过调整漏极升压电路所产生的漏极电压的驱动能力大小，来有效的完成数据信号的程序化(写入)动作。

现有技术提出另一种类的快闪存储器，通过由静态随机存取存储器中读取两笔数据信号，例如为两笔8比特的数据信号，并结合为一笔16比特的数据信号。再通过计数16比特的数据信号中为逻辑0的数量，以作为后续程序化动作的执行依据。

无论如何，现有技术中的快闪存储器，用以计算数据信号中为逻辑电平0的比特数的比特计数电路是必要的。而要准确的计算出逻辑电平0的比特数，现有技术常通过复杂的逻辑电路设计来建构比特计数电路，并需要耗费甚大的电路面积。

发明内容

本发明提供一种存储器电路及其数据比特状态检测器，其中的数据比特状态检测器利用模拟电路的形式来建构，有效降低所需的电路面积。

本发明的数据比特状态检测器包括感测放大电路、数据接收电路以及参考电路。感测放大电路具有第一感测输入端以及第二感测输入端。感测放大电路感测并放大第一感测输入端上的第一阻抗以及第二感测输入端上的第二阻抗的差值，以产生感测输出信号。数据接收电路接收数据信号的多个比特，并依据数据信号的比特在第一感测输入端与参考接地端间提供第一阻抗。参考电路接收多个偏压电压，并依据偏压电压在第二感测输入端与参考接地端间提供第二阻抗。

本发明的存储器电路包括如上所述的数据比特状态检测器以及多路复用电路。多路复用电路耦接至多个存储单元阵列以及数据比特状态检测器，用以依据感测输出信号以依序选择各存储单元阵列，或同时选择存储单元阵列以执行程序化动作。

基于上述，本发明通过模拟电路形式的数据比特状态检测器，通过数据接收电路以依据数据信号来提供第一阻抗，并通过比较第一阻抗与作为参考值的第二阻抗，来判断出数据信号的逻辑电平的状态，并据以产生感测输出信号。如此一来，本发明可简化电路设定的复杂度，并有效减低所需的电路面积。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出本发明一实施例的数据比特状态检测器的示意图。

图2示出本发明另一实施例的数据比特状态检测器的示意图。

图3A以及图3B分别示出本发明实施例的数据比特状态检测器的不同动作状态的动作波形图。

图4示出本发明实施例的存储器电路的示意图。

附图标记说明：

100、200、410：数据比特状态检测器；

110、210：感测放大电路；

120、220：数据接收电路；