[发明专利]存储器及其形成方法

说明书

本发明提供了一种存储器及其形成方法。在本发明提供的存储器及其形成方法中，至少一组字线形成于衬底中，掺杂层分列于每一字线两侧，掺杂层在每组字线的相邻两条字线之间的深度大于在相邻两条字线背离侧的深度，且掺杂层在相邻两条字线背离侧的深度随远离相邻两条字线而变小。由此，使得漏电流得以降低，同时改善了开启电流，从而提高存储器的性能。

技术领域

本发明涉及半导体技术领域，特别涉及一种存储器及其形成方法。

背景技术

集成电路已经从单一的芯片上集成数十个器件发展为集成数百万器件。传统的集成电路的性能和复杂性已经远远超过了最初的想象。为了实现在复杂性和电路密度(在一定芯片面积上所能容纳的器件的数量)方面的提高，器件的特征尺寸，也称为“几何尺寸(geometry)”，随着每一代的集成电路已经越变越小。提高集成电路密度不仅可以提高集成电路的复杂性和性能，而且对于消费者来说也能降低消费。使器件更小是有挑战性的，因为在集成电路制造的每一道工艺都有极限，也就是说，一定的工艺如果要在小于特征尺寸的条件下进行，需要更换该工艺或者器件布置；另外，由于越来越快的器件设计需求，传统的工艺和材料存在工艺限制。

DRAM(Dynamic Random Access Memory)，即动态随机存取存储器是最为常见的系统内存；该DRAM存储器为一种半导体器件，其性能已经取得很大的发展，但仍有进一步发展的需求。在现有技术中，埋栅式DRAM为一种常见的结构，例如单深度管结(single celljunction depth structure)的DRAM，但是，这种DRAM的漏电流不甚理想，开启电流也容易异常，使其性能受到限制。

发明内容

本发明的目的在于提供一种存储器及其形成方法，提高存储器的性能。

为解决上述技术问题，本发明提供一种存储器，包括：

衬底，所述衬底具有相对设置的第一表面和第二表面；

至少一组字线(50)，形成在所述衬底的内部，每组字线包括两条相邻的字线；及，

掺杂层，自所述衬底的第一表面延伸至所述衬底的内部，并分列于每一所述字线的两侧，所述掺杂层在每组字线的相邻两条字线之间的深度大于所述掺杂层在所述相邻两条字线背离侧的深度，且所述掺杂层在所述相邻两条字线背离侧的深度随远离所述相邻两条字线而变小。

可选的，对于所述的存储器，所述掺杂层包括第一部分、第二部分及第三部分，所述第一部分的深度大于所述第二部分的深度，所述第二部分的深度大于所述第三部分的深度，所述第一部分位于所述相邻两条字线之间，所述第二部分位于所述相邻两条字线背离侧，所述第三部分位于所述第二部分远离所述字线的一侧。

可选的，对于所述的存储器，所述第一部分的深度介于50nm～70nm，所述第二部分的深度介于40nm～60nm，所述第三部分的深度介于30nm～50nm，所述第二部分的宽度介于4nm～8nm。

可选的，对于所述的存储器，所述掺杂层的掺杂类型为N型。

可选的，对于所述的存储器，所述掺杂层的掺杂浓度介于1E12/cm²～1E16/cm²。

可选的，对于所述的存储器，所述掺杂层包含源极区和漏极区，所述源极区和漏极区分列于所述字线的两侧，所述相邻两条字线之间的所述源极区或所述漏极区为共用。

可选的，对于所述的存储器，所述衬底还形成有隔离结构层，所述隔离结构层围绕所述源极区及所述漏极区。

可选的，对于所述的存储器，所述字线包括第一介电层、半导体层及第二介电层，所述第一介电层形成于衬底中沟槽的槽壁表面，所述半导体层形成于所述沟槽中的所述第一介电层上，所述半导体层的顶面低于所述第一表面，所述第二介质层位于所述半导体层的所述顶表面上，所述第二介质层覆盖所述半导体层并连接所述第一介电层。