[发明专利]界面缺陷的表征方法

说明书

本发明涉及半导体制造技术领域，尤其涉及一种界面缺陷的表征方法。所述界面缺陷的表征方法，包括如下步骤：形成一表征结构，所述表征结构包括衬底以及位于所述衬底表面的栅介质层及栅极层，所述栅极层包括位于所述栅介质层表面的第一栅极层和位于所述栅介质层沿沟道宽度方向上的相对两侧的第二栅极层，所述第一栅极层与所述第二栅极层掺杂的离子类型相反；分别向所述衬底、所述第一栅极层、所述第二栅极层施加电信号，表征所述栅介质层与所述第一栅极层接触界面的缺陷密度。本发明能够有效的表征栅介质层与栅极层接触界面的缺陷密度。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种界面缺陷的表征方法。

背景技术

随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如 NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即 3D NAND(三维NAND)存储器；随着集成度的越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数。

在3D NAND存储器等集成电路中，于有限芯片面积上提供并操作着数量庞大的电路组件，例如晶体管。在使用金属氧化物半导体(Metal Oxide Semiconductor，MOS)技术所制作的集成电路中，所运用的是场效应晶体管 (Field Effect Transistor，FET)。一般来说，场效应晶体管包括n-型MOS管(即 NMOS)和p-型MOS管(即PMOS)。在集成电路的制造过程中，场效应晶体管可以被制造为各种形式及组态，例如平面型FET装置或者三维FET装置等。

对场效应晶体管性能的可靠性评估，是集成电路工艺开发过程中的重要部分。然而，对场效应晶体管中的栅介质层(Gate Oxide)的可靠性评估，是前段中重要的项目，主要用于评估前段介电材料的性能。集成电路制造过程中的很多工艺都可能影响到栅介质层的上下界面，从而影响到栅介质层的TDDB (Time Dependent Dielectric Breakdown，与时间相关电介质击穿)，表现出极性的依赖。因此，如何有效的表征栅介质层上下界面的缺点密度显得非常重要。但是，现有技术中并没有有效表征栅介质层界面缺陷的方法。

因此，如何有效的表征栅介质层界面缺陷，是目前亟待解决的技术问题。

发明内容

本发明提供一种界面缺陷的表征方法，用于解决现有技术中不能有效表征栅介质层界面缺陷的问题。

为了解决上述问题，本发明提供了一种界面缺陷的表征方法，包括如下步骤：

形成一表征结构，所述表征结构包括衬底以及位于所述衬底表面的栅介质层及栅极层，所述栅极层包括位于所述栅介质层表面的第一栅极层和位于所述栅介质层沿沟道宽度方向上的相对两侧的第二栅极层，所述第一栅极层与所述第二栅极层掺杂的离子类型相反；

分别向所述衬底、所述第一栅极层、所述第二栅极层施加电信号，表征所述栅介质层与所述第一栅极层接触界面的缺陷密度。

优选的，形成一表征结构的具体步骤包括：

提供一衬底，所述衬底表面具有一栅介质层；

形成栅极层于所述衬底上，所述栅极层包括位于所述栅介质层表面的第一栅极层和位于所述栅介质层沿沟道宽度方向上的相对两侧的第二栅极层，所述第一栅极层与所述第二栅极层掺杂的离子类型相反。

优选的，所述衬底具有位于所述栅介质层沿所述沟道宽度方向上的相对两侧、且位于所述衬底内的浅沟槽隔离区；

所述第二栅极层至少部分覆盖所述浅沟槽隔离区。

优选的，所述衬底内具有与所述栅介质层对应设置的掺杂区；

所述掺杂区与所述第二栅极层所掺杂的离子类型相同。