[发明专利]一种检测大马士革结构导电性的方法

说明书

本发明公开一种检测大马士革结构导电性的方法，包括：提供具有器件区域和外围区域的半导体结构，包括衬底，于衬底上依次形成导电层、介电层；步骤S1、于半导体结构的器件区域开设第一深孔，同时于半导体结构的外围区域开设第二深孔，第一深孔与第二深孔均穿过介电层以暴露导电层；步骤S2、于第一深孔的顶部开设第一沟槽，以形成大马士革结构；同时，于半导体结构的外围区域开设独立于第二深孔的第二沟槽；步骤S3、于大马士革结构、第二深孔及第二沟槽内填充金属，并进行平坦化处理；步骤S4、以电子束扫描大马士革结构、第二深孔及第二沟槽，以判断大马士革结构的电性连接情况。有益效果在于：能够准确地判断出大马士革结构的结构缺陷的原因。

技术领域

本发明涉及半导体检测技术领域，尤其涉及一种检测大马士革结构导电性的方法。

背景技术

大马士革结构作为一种多层金属互联技术，广泛应用于集成电路制造工艺。在现有技术中，形成大马士革结构最常用的两种方式：先沟槽再深孔或者先深孔再沟槽的形式。在填充金属后，需要检测其电性是否导通，常采用电子束扫描的方式进行检测。

目前，通常是大马士革结构形成后，通过填充金属并进行电子束扫描的方式检测其电性，这种方法能够判断大马士革结构整体的导电性是否连通，但是无法确定电性不导通的原因是深孔与导电层之间的连接问题，还是沟槽与深孔的连接问题，如果该大马士革结构的电性检测失败，需要通过切片等方法找出根本原因，进而延迟了工艺时间。

发明内容

针对现有技术中存在的上述问题，现提供一种检测大马士革结构导电性的方法。

具体技术方案如下：

一种检测大马士革结构导电性的方法，其中包括：

提供一具有器件区域和外围区域的半导体结构，所述半导体结构包括一衬底，于所述衬底上依次形成一导电层、一介电层；

步骤S1、于所述半导体结构的器件区域开设一第一深孔，以及同时于所述半导体结构的外围区域开设一第二深孔，所述第一深孔与所述第二深孔均穿过所述介电层以暴露所述导电层；

步骤S2、于所述第一深孔的顶部开设一第一沟槽，以形成所述大马士革结构；同时，于所述半导体结构的外围区域开设一独立于所述第二深孔的第二沟槽；

步骤S3、于所述大马士革结构、所述第二深孔及所述第二沟槽内填充金属，并进行平坦化处理；

步骤S4、以电子束扫描所述大马士革结构、所述第二深孔及所述第二沟槽，以判断所述大马士革结构的电性连接情况。

优选的，所述步骤S1中包括：

步骤S10、于所述介电层上沉积一掩膜层，于所述掩膜层上形成一第一光刻胶层，图形化所述第一光刻胶层以形成一第一工艺窗口与一第二工艺窗口；

步骤S11、以所述第一光刻胶层为掩模刻蚀所述掩膜层，以于所述掩膜层中形成一第三工艺窗口与一第四工艺窗口；

步骤S12、以所述掩膜层为掩模刻蚀所述介电层，以形成所述第一深孔与所述第二深孔。

优选的，所述步骤S2包括：

步骤S20、于所述介电层上设置一第二光刻胶，图形化所述第二光刻胶以形成一第五工艺窗口、一第六工艺窗口及一第七工艺窗口；

步骤S21、以所述第二光刻胶层为掩膜刻蚀所述介电层，以形成对应于所述第五工艺窗口的所述第一沟槽，及对应于所述第七工艺窗口的所述第二沟槽；

所述第一沟槽与所述第一深孔形成所述大马士革结构，所述第二沟槽的深度与所述第一沟槽的深度相同。

优选的，所述步骤S20中，于所述第一深孔与所述第二深孔内填充一缓冲层。

优选的，所述缓冲层为抗反射层。