[发明专利]一种基于公钥加密算法的模乘装置及协处理器

权利要求书

1.一种基于公钥加密算法的模乘装置，其特征在于，所述基于公钥加密算法的模乘装置包括：

用于实现公钥加密算法的循环累加操作的运算模块；

用于存储操作数以及实现模约减操作的模约减模块；所述模约减模块包括一个N位的减法器，用于完成高基蒙哥马利模乘算法的最后的模约减操作；

用于存储乘数的第一存储器、用于存储被乘数的第二存储器、用于存储模数的第三存储器、用于存储运算结果的第四存储器；及

用于传递运算结果的先进先出寄存器；

所述第一存储器的输出端、第二存储器的输出端、第三存储器的输出端以及先进先出寄存器的输出端均连接所述运算模块的输入端，所述运算模块的输出端分别连接所述先进先出寄存器的输入端和所述模约减模块的输入端，所述模约减模块的输出端连接所述第四存储器的输入端；

所述运算模块包括依次串联连接的若干个处理单元，每个所述处理单元的输入端均连接所述第一存储器的输出端，所述第二存储器与所述第三存储器的输出端均连接第一个处理单元的输入端，最后一个处理单元的输出端分别连接所述模约减模块的输入端和先进先出寄存器的输入端，先进先出寄存器的输出端连接第一个处理单元的输入端；

每个所述处理单元包括串联的第一级保留进位加法器和第二级保留进位加法器、若干个多路复用器以及若干寄存器，每个所述寄存器存储操作数、预计算值以及中间结果，每个所述多路复用器存储中间结果以及预计算值。

2.根据权利要求1所述的基于公钥加密算法的模乘装置，其特征在于，最后一个处理单元输出的值输入至第一个处理单元作为被乘数或者作为输出结果。

3.根据权利要求1所述的基于公钥加密算法的模乘装置，其特征在于，第一存储器输出的N位乘数经过第一级保留进位加法器相加，最低位由上一处理单元的进位值填满；第一级保留进位加法器的输出除最高位进位外和上一处理单元输入的预计算值，作为第二级保留进位加法器的输入，其中，1≤N≤16。

4.根据权利要求1所述的基于公钥加密算法的模乘装置，其特征在于，采用高基蒙哥马利模乘算法通过单次扫描多位乘数输出运算结果。

5.一种基于公钥加密算法的协处理器，连接于单片机，其特征在于，包括依次连接的若干个处理单元、若干个块随机存储器以及片上总线从控制器，每个所述块随机存储器分别连接对应处理单元并对应存储乘数、被乘数、幂指数、模数、预计算参数、平方操作的底数以及运算结果，每个所述处理单元为如权利要求1-4任一所述的基于公钥加密算法的模乘装置中的处理单元；

每个所述块随机存储器的读写操作根据与之对应连接的处理单元的运算状态来自动选择处理单元或片上总线从控制器控制；所述运算状态包括未启动状态、启动运算状态以及运算结束状态。

6.根据权利要求5所述的基于公钥加密算法的协处理器，其特征在于，还包括并联在所述处理单元与所述片上总线从控制器之间的控制寄存器和状态寄存器。

7.根据权利要求5所述的基于公钥加密算法的协处理器，其特征在于，当所述处理单元处于未启动时，选择所述片上总线从控制器控制所有的块随机存储器的读写操作；当所述处理单元处于启动计算时，自动切换为处理单元控制与之对应的每个所述块随机存储器的读写操作；当所述处理单元处于计算结束时，重新切换为所述片上总线从控制器控制所有的块随机存储器的读写操作。