[发明专利]一种基于公钥加密算法的模乘装置及协处理器

说明书

本发明公开了一种基于公钥加密算法的模乘装置及协处理器，其模乘装置包括运算模块、模约减模块、四个存储器以及先进先出寄存器。本发明旨在利用有限个逻辑资源，改进现有的可扩展高基蒙哥马利模乘算法的基础，以基为16的蒙哥马利模乘器实现1024位的公钥加密算法以及高速RSA加解密等的即插即用，降低硬件开销的同时，提高模乘运算速度和效率，优化性能，方便用户。

技术领域

本发明涉及信息安全技术领域，具体涉及一种基于公钥加密算法的模乘装置及协处理器。

背景技术

RSA（公钥加密算法）是由罗纳德·李维斯特（Ron Rivest）、阿迪·萨莫尔（AdiShamir）和伦纳德·阿德曼（Leonard Adleman）一起提出，RSA就是他们三人姓氏开头字母拼在一起组成的，RSA公约密钥算法是公钥密码体系中应用最为广泛发展最为成熟的一种非对称加密算法，其基本运算是大整数模乘运算、幂运算，应用于在线支付、个人身份数据、数据下载等身份认证、数字签名、数字认证等领域。通常会采用硬件实现的蒙哥马利模乘器进行计算。但现有技术中，随着密钥长度（基指数）增大，使得数据处理路径过长，从而导致数据处理耗时过长、运行主频低，并且硬件开销随基指数的增加而不断加大，影响平均性能和增加成本。

因此，现有技术还有待于改进和发展。

发明内容

本发明要解决的技术问题在于，针对现有技术的平均性能差、实现频率低、硬件开销大的缺陷，提供一种基于公钥加密算法的模乘装置及协处理器，旨在可扩展高基蒙哥马利模乘算法的基础上，对多字高基蒙哥马利模乘器加以改进，以基为16的蒙哥马利模乘器实现1024位的公钥加密算法算法，提高模乘运算速度，改善现有技术中公钥加密算法运算平均性能低的缺陷，同时提高了运算时钟主频并降低硬件开销，方便了用户。

本发明解决技术问题所采用的技术方案如下：

一种基于公钥加密算法的模乘装置，所述基于公钥加密算法的模乘装置包括：

用于实现公钥加密算法的循环累加操作的运算模块；

用于存储操作数以及实现模约减操作的模约减模块；

用于存储乘数的第一存储器、用于存储被乘数的第二存储器、用于存储模数的第三存储器、用于存储运算结果的第四存储器；及

用于传递运算结果的先进先出寄存器；

所述第一存储器的输出端、第二存储器的输出端、第三存储器的输出端以及先进先出寄存器的输出端均连接所述运算模块的输入端，所述运算模块的输出端分别连接所述先进先出寄存器的输入端和所述模约减模块的输入端，所述模约减模块的输出端连接所述第四存储器的输入端。

所述的基于公钥加密算法的模乘装置，其中，所述运算模块包括依次串联连接的若干个处理单元，每个所述处理单元的输入端均连接所述第一存储器的输出端，所述第二存储器与所述第三存储器的输出端均连接所述第一个处理单元的输入端，最后一个处理单元的输出端分别连接所述模约减模块的输入端和先进先出寄存器的输入端，先进先出寄存器的输出端连接第一个处理单元的输入端。

所述的基于公钥加密算法的模乘装置，其中，最后一个处理单元输出的值输入至第一个处理单元作为被乘数或者作为输出结果。

所述的基于公钥加密算法的模乘装置，其中，每个所述处理单元包括串联的第一级保留进位加法器和第二级保留进位加法器、若干个多路复用器以及若干寄存器，每个所述寄存器存储操作数、预计算值以及中间结果，每个所述多路复用器存储中间结果以及预计算值。

所述的基于公钥加密算法的模乘装置，其中，第一存储器输出的N位乘数经过第一级保留进位加法器相加，最低位由上一处理单元的进位值填满；第一级保留进位加法器的输出除最高位进位外和上一处理单元输入的预计算值，作为第二级保留进位加法器的输入，其中，1≤N≤16。