[发明专利]一种优化PCIE PTH Connector处串扰影响的方法在审
| 申请号： | 201811063538.1 | 申请日： | 2018-09-12 |
| 公开（公告）号： | CN109190269A | 公开（公告）日： | 2019-01-11 |
| 发明（设计）人： | 武宁 | 申请（专利权）人： | 郑州云海信息技术有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 济南诚智商标专利事务所有限公司 37105 | 代理人： | 王汝银 |
| 地址： | 450018 河南省郑州市*** | 国省代码： | 河南;41 |
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| 摘要： | |||
| 搜索关键词： | 引脚 边带信号 串扰 优化 高速信号 厚度增加 设计规则 引脚位置 引脚阻抗 耦合串扰 高速线 互连 板卡 布线 挖洞 主板 走线 阻挡 传输 | ||
1.一种优化PCIE PTH Connector处串扰影响的方法，包括对Connector差分过孔的PCB封装进行挖洞处理，提高Connector差分引脚阻抗，其特征是，还包括：对PTH Connector处边带信号引脚周围增加若干个GND VIA引脚，所述GND VIA引脚数量随主板厚度增加而增加，所述GND VIA引脚位置设置靠近边带信号引脚同时避免阻挡其它层走线的Routing布线。
2.如权利要求1所述的方法，其特征是，所述GND VIA引脚数量随主板厚度增加而增加，具体包括：
主板厚度不大于1.6mm时，PTH Connector处的边带信号引脚周围增加两个GND VIA引脚。
3.如权利要求1所述的方法，其特征是，所述GND VIA引脚数量随主板厚度增加而增加，具体包括：
主板厚度大于1.6mm小于2.3mm时，PTH Connector处的边带信号引脚周围增加三个GNDVIA引脚。
4.如权利要求1所述的方法，其特征是，所述GND VIA引脚数量随主板厚度增加而增加，具体包括：
主板厚度大于2.3mm时，PTH Connector处的边带信号引脚周围增加四个GND VIA引脚。
5.如权利要求1所述的方法，其特征是，所述GND VIA引脚位置设置避免阻挡其它层走线的Routing布线，具体包括：GND VIA引脚位置设置远离差分引脚之间的空隙位置，避免影响其它层走线从差分引脚之间走线。
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